weixin_37758706的博客

原创 AXI 总线

axi 总线

原创 【无标题】

AHB 协议

原创 APB总线

apb总线

原创 UVM 总结

UVM 基础

原创 SV 总结

SV 总结

原创 python 模块

python

原创 vim配置

vim配置

原创 UVMbasic

uvm

原创 systemverilog

systemverilog

原创 uvm 仿真debug

debug 分析

原创 uvm_reg_field

ral

原创 The register-level stimulus

uvm register model

原创 正则表达式

原创 setup time and hold time

forfor setup time：（门级电路最大延迟）tlauch + tcq + tdp < tcapture + tclk - tsetupclock_skew = Tcapture - Tlauchtcq + tdp < t_skew + tclk - tsetupsetup violation repaired method:1 tclk: 降频率2 tdp: 减少组合逻辑3 clock_skew: 增大skewfor hold time: （门

原创 Question

1 为什么metal0层的方块阻值要比metal2层的大？https://www.edaboard.com/threads/why-only-top-metal-layer-should-be-low-resistance-why-not.156286/

原创 A First-Order RC Network

A First-Order RC Network

原创 FIFO

1 FIFO缓冲器和指针之间的关系2 Verilog 代码

原创 编码器（encode)

case语句的default 分支为’bx，这就等于告诉综合器：case语句已经指定了所有的状态，这样综合器可以删除不需要的译码电路，使得生成的电路简介4-2 编码器——前仿和后仿对比case语句default： y = 2‘bxx;综合电路：case语句default： y = 2'b00;综合电路：...

原创 Verilog数字系统设计教程-思考题答案

绪论：https://blog.csdn.net/weixin_44973391/article/details/103271250?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522161500934616780264094906%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=16150093461678026.

原创 译码器

译码器后仿真出现的问题：刚开始上电时由于输入数据需要等待一段时间才会到达输出端口，因此存在一定时间的未知态。并在 0000_0001 到 0000_0010 转换中出现了0000_0011(也可能是 0000_0000)这一数据。这是由于门电路在上面两个状态转换中， 其实际转换过程为 0000_0001→0000_0011→0000_0010 或者 0000_0001→0000_0000→0000_0010。对于转换过程中出现的错误数据只能在后期进行数据筛选而没有办法避免...

原创 MOS管的开关模型

1栅极长度L是载流子必须经源到漏的距离，因此L直接关系到器件的速度，L越小，器件的速度越快，功耗越低2沟道宽度W决定了器件的强度，器件越宽，并行穿过器件的载流子越多。W值越大，晶体管的导通电阻越小，电流越大，负载电容放电越快，从而器件速度越快。但是随着W的增加，器件栅极电容也会增加，从而会延长器件栅极的充放电时间。Cg=W*L*Kc Rs= L*Krn/W...

原创 逻辑门的延迟

1 静态CMOS逻辑门的延迟逻辑门的延迟测量的是输入电压变化50%到产生输出电压变化50%的时间

原创 ROM

1 ROM CELL2 16x8 bit ROM2 binary to gray code

原创 卡诺图 (Karnaugh Map)

1 卡诺图的组成几何相邻： 左右上下相接。逻辑相邻：两个最小项只有一个变量是不同的。

原创 逻辑函数的两种标准形式

1 最小项 (Minterm)在n变量的函数中，如果m是包含n个因子的乘积项，并且这n个变量均以原变量和饭变量的形式在m中出现一次，则称m为该组变量的最小项。2 最大项 (Maxterm)在n变量的函数中，如果M是n个变量之和，并且这n个变量均以原变量和饭变量的形式在M中出现一次，则称M为该组变量的最大项。3 最小项和最大项之间的关系Mi = ~mi...

原创 布尔代数（Boolean Algebra)

1 布尔代数（algebra theorem）2 香农展开（shannon's expansion theorems)

原创 组合电路

1 编码器（Encode)

原创 循环结构和选择结构

1 switch case 语句switch(表达式){ case 整型数值1: 语句 1; case 整型数值2: 语句 2; ...... case 整型数值n: 语句 n; default: 语句 n+1;}它的执行过程是：1) 首先计算“表达式”的值，假设为 m。2) 从第一个 case 开始，比较“整型数值1”和 m，如果它们相等，就执行冒号后面的所有语句，也就是从“语句1”一直执行到“语句n+1”，而不管后面的 case 是否匹配成功。3)...

原创 工艺角（process corner）

参考文献：https://blog.csdn.net/jerryer121/article/details/86487946?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522161423391316780274158597%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=161423391316780274158597

原创 数字设计-有限状态机

1 mealy 型状态机根据上图可以求得状态转换方程：2moore型状态机

原创 数字设计-触发器

1 主从D触发器Positive Edge Triggered D Flip-FlopNegative Edge Triggered D Flip-FlopPositiveEdge Triggered D Flip-Flop With Preset and Clear

原创 数字设计-锁存器（latch）

1 SR 锁存器

原创 2021-02-22

1 学习数字逻辑电路 推荐书籍《数字设计－原理与实践》2 门控时钟–低功耗设计：https://blog.csdn.net/hepiaopiao_wemedia/article/details/100534863?utm_medium=distribute.pc_feed_404.none-task-blog-BlogCommendFromMachineLearnPai2-1.nonecase&dist_request_id=a9beb56e-ecf3-423d-b0a6-817c195d80a7