8分频verilog线_实验八8 分频器的设计与实现

图

8-1  8

分频器真值表

(

1

)

新建工程

双击桌面上“

ISE Design Suite 14.7

”图标，启动

ISE

软件

(

也可从开始菜

单启动

)

。

每次打开

ISE

都会默认恢复到最近使用过的工程界面。

当第一次使用时，

由于还没有历史工程记录，所以工程管理区显示空白。选择

File New--Project

选项，在弹出的对话框中输入工程名称并指定工程路径。

点击

Next

按钮进入下一页，

选择所使用的芯片及综合、

仿真工具。

计算机上

安装的所有用于仿真和综合的第三方

EDA

工具都可以在下拉菜单中找到。在图中

我们选用了

Spartan6 XC6SLX16

芯片，采用

CSG324

封装，这是

NEXYS3

开发板所用

的芯片。另外，我们选择

Verilog

作为默认的硬件描述语言。

再点击

Next

按钮进入下一页，

这里显示了新建工程的信息，

确认无误后，

点

击

Finish

就可以建立一个完整的工程了。

(

2

)

设计输入和代码仿真

在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择

New Source

命

令，选择

Verilog Module

输入，并输入

Verilog

文件名。

单击

Next

按钮进入端口定义对话框。其中

Module Name

栏用于输入模块名，