驱动lvds双8位时钟_FPGA视频拼接项目LVDS视频传输数据接口介绍

最新推荐文章于 2023-11-01 08:50:34 发布

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文章标签：驱动lvds双8位时钟

本文介绍了LVDS低电压差分信号传输技术，7:1 LVDS接口的工作原理以及在FPGA中的应用。内容涵盖高速LVDS缓冲、锁相环、输入数据捕获和DDR采样，结合实例展示了LVDS在视频拼接项目中的作用。

摘要由CSDN通过智能技术生成

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LVDS(Low Voltage Differential Signaling)即低压差分信号传输，是一种满足当今高性能数据传输应用的新型技术。由于其可使系统供电电压低至 2V，因此它还能满足未来应用的需要。此技术基于ANSI/TIA/EIA-644 LVDS 接口标准。LVDS 技术拥有 330mV 的低压差分信号 (250mV MIN and 450mV MAX) 和快速过渡时间。这可以让产品达到自 100 Mbps 至超过 1 Gbps 的高数据速率。此外，这种低压摆幅可以降低功耗消散，同时具备差分传输的优点。

由多个数据位和时钟组成的源同步接口已成为电子系统中移动图像数据的一种常用方法。比较流行的标准是7:1LVDS接口(用于通道链路、平面链路和摄像机链路)，它已经成为许多电子产品的通用标准，包括消费设备、工业控制、医疗和汽车远程信息处理。在这些应用中，使用低成本FPGA进行图像处理的做法已经变得相当普遍。

7:1 LVDS接口是一个源同步LVDS接口。如图1所示，为低速时钟的每个周期序列化7个数据位。通常，接口由四个(三个数据，一个时钟)或五个(四个数据，一个时钟)LVDS差分对组成。四对转换为21个并行数据位，五对转换为28个并行数据位。注意，在时钟上升沿和字边界之间有一个2位偏移。每个字节有7位长。