封装 电流密度 重布线_半导体封装及其制造方法与流程

本发明实施例涉及一种半导体封装及其制造方法。

背景技术：

业界已知使用连接在横向上间隔开的结合垫与焊料凸块的重布线层来制作微电子导体装置，例如半导体装置。此种装置是晶片级芯片规模封装(waferlevelchipscalepackage，wlcsp)。通过在分立的装置之上沉积绝缘层、将接触开口图案化并刻蚀到这一层中、然后将导电材料沉积到所述开口中来形成重布线层。在绝缘层之上施加导电层并对所述导电层进行图案化以在装置接触件之间形成配线内连，由此形成第一层基本电路系统。然后通过利用在导通孔所穿过的附加绝缘层之上布局的附加配线层(wiringlevel)进一步对电路进行内连。依据总体集成电路的复杂性，使用若干层配线内连。

举例来说，使用电解镀覆在半导体装置上形成重布线层。例如在电解镀覆硫酸铜时，向镀覆溶液中添加包括抑制剂及促进剂(被称为光亮剂、载体、整平剂(leveler)等)的各种添加剂，以获得光泽、物理涂布性质、均镀能力(throwingpower)、盲通孔孔洞填充(blindviaholefilling)等改善的涂布性能。

以上在此“背景技术”部分中公开的信息仅用于增强对本发明实施例概念的背景的理解，且因此所述信息可含有不形成在所属领域中的一般技术人员已知的现有技术的信息。

技术实现要素：

本发明实施例是针对一种半导体封装及其制造方法，其可改善重布线路层的布局设计的灵活性，且重布线路层受到的应力低且机械强度强。

根据本发明的实施例，一种半导体封装包括经包封半导体装置以及重布线结构。重布线结构设置在所述经包封半导体装置之上且电连接到所述经包封半导体装置。所述重布线结构包括第一介电层以及第一重布线路层。第一介电层包含第一通孔开口。第一重布线路层设置在所述第一介电层上且包含填充所述第一通孔开口的通孔部分及连接所述通孔部分的电路部分，其中所述通孔部分的上表面与所述电路部分的上表面之间的最大垂直距离等于或小于0.5微米。

根据本发明的实施例，一种半导体封装包括经包封半导体装置以及重布线结构。经包封半导体装置包括由包封材料所包封的半导体装置。重布线结构设置在所述经包封半导体装置之上且电连接到所述半导体装置。所述重布线结构包括第一介电层以及第一重布线路层。第一介电层包含第一通孔开口。第一重布线路层填充所述第一通孔开口且在所述第一介电层之上延伸，其中所述第一重布线路层的上表面的最高点及所述第一重布线路层的所述上表面的最低点之间的垂直距离等于或小于0.5微米。

根据本发明的实施例，一种制造半导体封装的方法包括下列步骤。在载体上形成经包封半导体装置，其中所述经包封半导体装置包括由包封材料所包封的半导体装置；在所述经包封半导体装置上形成重布线结构，其中在所述经包封半导体装置上形成所述重布线结构包括：在所述经包封半导体装置上形成第一介电层，其中所述第一介电层包含第一通孔开口；通过在4安培/平方分米到6安培/平方分米的电流密度下实施的镀覆工艺在所述第一介电层上形成第一重布线路层，其中填充所述第一通孔开口的所述第一重布线路层的上表面与所述第一重布线路层的其余部分的上表面共面。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图9示出根据一些实施例在半导体封装的制造工艺中的各种阶段的示意性剖视图。

图10示出根据一些实施例的半导体封装的示意性剖视图。

图11示出根据一些实施例的重布线结构的局部放大图。

图12示出根据一些实施例的半导体封装的局部剖视图。

图13示出根据一些实施例的半导体封装的重布线路层及半导体装置的示意性俯视图。

[符号的说明]

10：叠层封装结构

12：管芯贴合膜

20：载体

21：剥离层

100、100a：半导体封装

110’、110：经包封半导体装置

112、112’、200：半导体装置

112a：电端子

112b’、112b：绝缘层

112c：衬底

114：包封材料

116：导电柱

120、120’：重布线结构

121：第一介电层/介电层

122：第一重布线路层/重布线路层

123：介电层/第二介电层

124：重布线路层/第二重布线路层

125：介电层/第三介电层

126：重布线路层

130、140：导电凸块

132：集成无源装置

190、190’：介电层

1211、1211a、1211b：第一通孔开口

1221、1221a、1221b、1241：通孔部分

1222：电路部分

1231：第二通孔开口

1251：凸块开口

1261：凸块下金属层

1262：连接垫

1901：开口

a1：装置安装区域

ax：轴线

d1：垂直距离

dl：对角线

p1：节距。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除附图中所绘示的取向以外，所述空间相对性用语旨在涵盖装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。

图1到图9示出根据一些实施例在半导体封装的制造工艺中的各种阶段的示意性剖视图。在示例性实施例中，本文所公开的半导体封装的制造工艺可为晶片级封装工艺的一部分。在一些实施例中，示出一个半导体装置来代表晶片的多个半导体装置，且示出单一封装来代表通过以下半导体制造工艺获得的多个半导体封装。图9所示半