t’触发器真值表和状态方程_触发器真值表

任务

1

触发器电路

一、实验目的

1

、掌握

D

触发器、

JK

触发器等基本触发电路的原理与设计

2

、掌握时序电路的分析与设计的方法

3

、学习

VHDL

语言中构造体的不同描述方式的异同

二、实验内容

1

、编写

VHDL

语言源程序，实现

D

触发器、

JK

触发器等基本触发电路

2

、扩展任务：设计其他如

RS

触发器，并分析它们相互转化的方法

3

、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式

三、实验要求

1

、列写

D

触发器、

JK

触发器的真值表

2

、编写实现

D

触发器、

JK

触发器功能的

VHDL

语言程序

3

、利用实验装置验证程序正确性，分析触发的方式

4

、写出完整的实验报告

(

包括上述图表和程序等

)

四、实验原理说明

1

、

正边沿触发的

D

触发器的电路符号如图

2-4

所示。

从输入输出引脚而言，

它有一个数据

输

入端

d

，一个时钟输入端

clk

和一个数据输出端

q

。

D

触发器的真值表如表

2-2

所示。从表中

可以

看出：

D

触发器的输出端只有在正边沿脉冲过后，输入端

d

的数据才可以被传递到输出端

q

。

表

1D

触发器真值表

数据输入端

d

时钟输入端

clk

数据输出端

q

X

0

不变

X

1

不变

0

-

0

1

-

1

2

、带复位和置位功能的

JK

触发器电路符号如图

2-5

所示。

JK

触发器的输入端有置位输

s

复

位输入

clr

，控制输入

j

和

k

，时钟输入

clk

；输出端有数据输出

q

和反向输出

qb

。

JK

触发

器的真

值表如表

2-3

所示。