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RSS订阅原创 vivado HLS入门（4）
vivado HLS入门简介15th-24th15 for循环的优化16 循环合并17 数据流18 嵌套循环19 rewind与变量边界简介针对最常见循环和数组的优化；15th-24th15 for循环的优化基本指标术语c循环边界的处理与rtl边界的处理是不同的！参考计数器原理1 流水操作2 循环展开（完全展开或部分展开）16 循环合并3 循环合并 利用rtl的并行性将...
2019-11-07 23:29:38
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原创 vivado HLS 入门（3）
vivado HLS 入门简介接口综合12 接口综合 基本介绍13 对数组的处理14 端口（接口）的优化简介本篇为对函数接口的综合，即将C函数的接口“翻译”为verilog的module的接口；接口综合12 接口综合 基本介绍接口的映射关系none相对于hs 就是减少了module的一组握手信号in_out的指针会被综合成input和output，vld相当于这个三态门的输...
2019-11-04 00:13:30
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原创 vivado HLS 入门（2）
vivado HLS 入门简介9th-11th HLS testbench9 testbench基本概念10 测试激励11 输出监测和格式控制简介testbench是rtl设计中重要的仿真手段，在xilinx HLS中，其同样具有非常重要的作用，一方面是对c算法的测试验证，另一方面它也会生成rtl的仿真激励，进行协同仿真；9th-11th HLS testbench9 testbench基...
2019-11-03 22:55:32
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原创 vivado HLS 入门
vivado HLS 入门简介1st-9th vivado HLS基本概念1 Xilinx FPGA架构2 HLS工作机制3 HLS设计流程4 Demo5 任意精度的数据类型6 数据类型的转换简介资料来源于Xilinx官方视频课，由Lauren Gao讲解，共25讲，相比于看user guide，我认为该系列视频更适合入门，内容广泛且实用，很多示例更能帮助理解，本篇主要记录我认为有价值或容易遗...
2019-11-03 21:11:39
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原创 软件开发，标准化流水线式开发的实施构想
软件开发，标准化流水线式开发的实施构想原文链接：https://yq.aliyun.com/articles/258801?spm=a2c4e.11153940.0.0.7fc9653c6s1Cm9侵，删这篇文章是我最近偶然看到的，我觉得写的很好，作者讲的问题很实际，也是我一直想要去做的，这么好的文章从11年到现在只有400+阅读，太浪费了，简单说下我的理解：1、重视流程和规范我比较认...
2019-09-03 22:58:05
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原创 ZYNQ_DMA控制BRAM读写的地址问题
ZYNQ_DMA控制BRAM读写的地址问题前言PLPS总结前言接上篇仿真的遗留问题，板上调试PS和PL对BRAM的读写。PL这个0xC000_0000~0xC000_1FFF是BRAM的绝对地址，8K byte，也就是2048个32bit，我这里要把它一分为二，即从DDR->0xC000_0000至0xC000_0FFF，DDR<-0xC000_1000至0xC000_1FF...
2019-04-14 10:59:43
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原创 ZYNQ_CNN_MNIST实现_PL与单精度浮点卷积模块
ZYNQ_CNN_MNIST实现_PL与单精度浮点卷积模块前言PLBRAMRegsPorts卷积模块conv1模块源码layer1模块源码激励源码仿真验证总结前言我是将CNN中的特征图（包括输入源图）和权重的卷积运算利用FPGA的逻辑资源实现，软件负责整体算法结构，包括算法的流程和对数据的操作，PS与PL之间的通信，对于不经常变并且频繁访问的变量（weight、bias、featuremap_...
2019-04-11 23:24:45
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原创 ZYNQ_DMA访问DDR和PL资源
ZYNQ_DMA访问DDR和PL资源前言需求PLPS结果总结前言之前一篇是PS通过AXI总线读写PL的寄存器，对于大数据的传输，这显然不是一个高效的方法，zynq的解决方案是给予PL直接访问DDR的通路，网上资料很多，但建议读UG873 chapter6。这里的基本原理是：PL中DMA IP对于DDR和PL存储资源来说是Master(主机)，DMA对于PS来说是Slave(从机)，PS通过A...
2019-04-05 22:00:32
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原创 ZYNQ_SDK报错解决_"AP transaction error, DAP status f0000021"
ZYNQ_SDK报错解决_"AP transaction error, DAP status f0000021"前言思路定位解决总结前言最近调试时反复遇到的一个问题，开发板是PYNQ_Z2，win10系统下Vivado2018.2环境，现象是FPGA的bit文件可以通过jtag接口烧录，但是PS在运行至99%的时候给出错误告警： ERROR : AP transaction error, D...
2019-04-05 21:07:15
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原创 ZYNQ_PS读写PL资源
ZYNQ_PS读写PL资源_base_on_pynqZ2前言AXI总线寄存器模块硬件连接软件设计总结前言最近比较系统的学习了zynq，内容还是很多的，不过它的架构我还是很熟悉的，所以一些嵌入式知识很快就过了，我的时间主要花在AXI总线和操作系统；1、AXI总线：由于Xilinx是将双核ARM与7系列FPGA集成于一块硅片构成SoC，所以比较重要的一个模块就是硬核处理器（PS）与可编程逻辑（...
2019-03-31 17:46:04
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原创 CNN图像识别_算法篇
CNN图像识别_算法篇前言Keras该休息了，待续前言CNN算法方面主要参考的的zh_JNU同学的工作和Deep-Learning-ToolBox-CNN-master的Matlab源码，然后也做了些修改和解读。Keras数据库是5钟分类的400张训练数据和100张测试数据，数据库网盘（提取码：f5ze）可能跟环境版本有关，我这边的预处理不能使用cv的方法，所以统一使用cv2里的方法，值得...
2019-03-18 23:58:05
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原创 代码库_CRC校验
代码库_CRC校验前言README前言http://www.ip33.com/crc.htmlhttps://blog.csdn.net/wanyongtai/article/details/79472882https://www.cnblogs.com/94cool/p/3559585.htmlREADME//1021//2042
2019-02-25 18:01:31
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原创 代码库_单精度浮点减法器
代码库_单精度浮点减法器前言README外围电路flag signal前言浮点减法器的实现和加法器几乎一样，唯一不同的就是“扩展尾码”的加法操作要改写为减法，然后编译器会将“减数”再换成补码的形式与被减数求和，这其实又重复了步骤3的过程，更准确地说，是重复整个加法器，怎么统一一下呢？我想到两个方法README外围电路根据减数的正负修改最高位wire [31:0] B_adj;B_...
2019-02-24 22:20:11
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转载 代码库_自协商SGMII
代码库_自协商SGMII前言README自协商的目的自协商原理光口自协商强制模式的问题前言光口/网口调通后，补充了一些理论和说明；以下内容查找于网络，已编辑README自协商的目的最早的以太网都是10M半双工的，所以需要CSMA/CD等一系列机制保证系统的稳定性。随着技术的发展，出现了全双工，接着又出现了100M，以太网的性能大大改善。但是随之而来的问题是：如何保证原有以太网络和新以太...
2019-02-22 23:41:11
2024
原创 代码库_SDRAM驱动HY57V2
代码库_SDRAM驱动_HY57V2前言README接口掩码UDQM和LDQM刷新前言SDRAM（Synchronous Dynamic Random Access Memory）是DRAM（Dynamic Random Access Memory）的一种，“DRAM 芯片包括大量存储单元，每 个单元用电容保存 1 位的数据。每个存储单元还配有一个晶体管，它像一个开关一样让控制电路可以读或写...
2019-02-19 22:32:28
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原创 代码库_单精度浮点加法器
代码库_单精度浮点加法器前言README原代码片段流水化遇到的问题流水化问题解决前言曾经用过这些浮点运算模块，很好用，但是原模块是基于仿顺序结构，然后我将其进行了流水化处理，转化的过程中还是还是遇到一些很值得记录的内容，包括在编码指南中提到过的always块内阻塞赋值带来的问题。对于没有反馈的算法流程还是非常适合流水化的，相比于仿顺序结构，它节约了不同步骤运行时间差的时间，它之所以能节约时间...
2019-02-17 23:25:06
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原创 UG949_RTL 编码指南
UG949_RTL 编码指南前言基本功能使用Vivado设计套件HDL模板高效率HDL编码循环状态机指南保存层级边界避免触发器发生边沿混合使用调试逻辑数组型端口声明扩展部分 控制信号和控制集复位分析1分析2时钟使能前言这里的编码指南跟数字IC代码规范或者代码风格还是有一些不同的，它的物理依据是不同型号的7系芯片架构，即FPGA上的资源（LUT、BRAM、IO、GT、走线等）都是有限的，而且部分...
2019-02-16 23:30:20
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原创 代码库_看门狗与定时器
代码库_看门狗与定时器简介README简介看门狗和定时器在嵌入式系统中广泛使用，看门狗模块通常用来监控控制器、单板等状态，当出现异常时，功能模块需要产生控制信号对其进行及时复位，同时也要提供相关寄存器状态，便与调试与监控；定时器主要监测系统加载过程中如果出现异常、不能重置定时器的状况下，对相关控制器进行复位操作；它们的实现原理都是基于定时逻辑，这个又回到了之前一篇分析的定时与计数，时序细节...
2019-02-14 22:05:13
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原创 UG949_引言
UG949_引言UltraFast设计方法设计方法需求总结UltraFast设计方法虽说ug949是UltraFast设计方法的文档，但我更觉得它更像是是对7系列芯片以及配套的工具软件Vivado的一种解释，因为新的开发思想和设计哲学早已包含在芯片和软件里，这篇文档要做的是用文字表现出来，使开发人员“最大限度提高系统集成和设计实现生产力”。文档内容相当全面，但是比较梗概，本系列我想做的事情就是...
2019-02-12 22:55:47
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转载 转载 始于Jupyter Notebooks：一份全面的初学者实用指南
转载 始于Jupyter Notebooks：一份全面的初学者实用指南引言Jupyter Notebooks 是什么？如何安装 Jupyter Notebooks？1.Anaconda2.pip 方法开始上手！使用 Jupyter Notebooks 的神奇功能不只限于 Python——在 Jupyter Notebooks 中使用 R、Julia 和 JavaScriptJupyter Note...
2019-02-01 08:53:41
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原创 自协商SGMII_板上调试篇
自协商SGMII_板上调试篇PC网口模式设置q0mac modeq1phy modeq01g2100fq11g2100fq0100f2100hq1100f2100hpctxping1gq0pcpingq1pcpingcpupingq0q1
2019-01-30 22:36:55
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原创 自协商SGMII_IP核例化篇
自协商SGMII_IP核例化篇前言工程简介前端IP核例化速率和模式核配置Shared LogicQ0模块接口后端IP核例化核配置Q1模块接口顶层模块异步FIFO自协商总结前言本篇主要介绍该IP核的“使用”，和实际项目工程，为下一篇的设计和板上调试做做准备工作，这个“使用”可不像BRAM、DSP核那么简单了，使用的过程中还是有很多坑要踩的；主要参考是该核的手册pg047，代码来源于生成的Exam...
2019-01-27 23:47:37
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原创 自协商SGMII_SerDers与SGMII篇
自协商SGMII_SerDes与SGMII篇前言SerDesSGMIIMIIRMIISMIIGMIISGMII总结前言最近调通了电口与交换之间的自协商，FPGA侧实现桥梁的作用，例化两个对称的SGMII IP核，完成phy&lt;=&gt;[sgmii&lt;=&gt;gmii&lt;=&gt;sgmii]&lt;=&gt;SW的数据通路，其实，这个IP CORE的使用并不难，
2019-01-20 17:58:33
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原创 计数功能_分析
计数功能_分析综述定时器与计数器综述有时会纠结于计数模块的复位的判断逻辑if(cnt == NUM-1'b1)，不知何时需要减一操作，经常需要通过仿真图才能放心，这是非常被动的设计思路，所以，我打算彻底解决这个问题，在代码阶段就能完全掌控模块的功能和时序，刚好项目中遇见了适合的素材，值得记录。核心观点：1、定时器和计数器的概念是不等价的，虽然它们都是基于计数功能；2、定时器是基于周期触发...
2019-01-13 12:29:39
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空空如也
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