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任意进制计数器 || 反馈复位法 反馈置数法 || 超级重点 || 数电

前面介绍了4位二进制计数器和十进制计数器,但它们的计数长度、计数方式是固定的。

例如:

  • 十进制计数器74160,其计数的模为10,计数方式为加1计数,从0000开始,每个时钟脉冲加1,直到1001,即十进制数9,然后再回到0000。
  • 4位二进制计数器74161或者74163,其计数的模为16,计数方式为加1计数,从状态0000开始,每个时钟脉冲加1,直到1111,即十进制数15,然后再回到0000。

但在数字电路应用中,需要用到计数长度任意,计数方式非顺序递增或递减的计数器,我们把这种计数器叫做任意进制计数器。

本文将介绍如何利用已有的集成计数器,通过外电路的不同连接,设计任意进制计数器。

任意进制计数器的设计方法有两类:

  • 反馈复位法(清零法)
  • 反馈置数法

1反馈复位法

1.1异步清零 反馈复位 74160

以例子来介绍,

用带有异步清零端的十进制计数器74160构成模6加法计数器,设计思路是:

假设计数器74160从初始状态Q3Q2Q1Q0=0000开始计数,

接收到第1个时钟脉冲后状态变为0001,

接收到第2个时钟脉冲后状态变为0010,

接收到第3个时钟脉冲后状态变为0011,

接收到第4个时钟脉冲后状态变为0100,

接收到第5个时钟脉冲后状态变为0101

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下面是一个简单的Verilog代码,实现了10进制计数器与60进制计数器的级联。 ```verilog module counter_10( input clk, // 时钟信号 input rst, // 复位信号 output reg [3:0] count // 410进制计数器的输出 ); always @(posedge clk or negedge rst) begin if (rst == 0) begin count <= 0; end else begin count <= count + 1; end end endmodule module counter_60( input clk, // 时钟信号 input rst, // 复位信号 input [3:0] in_count, // 上一级计数器的输出 output reg [5:0] count // 660进制计数器的输出 ); reg [3:0] sec_count; // 秒计数器 reg [5:0] min_count; // 分钟计数器 counter_10 sec_counter(.clk(clk), .rst(rst), .count(sec_count)); always @(posedge clk or negedge rst) begin if (rst == 0) begin min_count <= 0; sec_count <= 0; count <= 0; end else begin sec_count <= sec_count + 1; if (sec_count == 10) begin sec_count <= 0; min_count <= min_count + 1; if (min_count == 60) begin min_count <= 0; end end count <= {min_count, sec_count}; end end endmodule ``` 这个代码定义了一个410进制计数器和一个660进制计数器,并将它们级联在一起。其中,10进制计数器使用一个always块来实现简单的加一逻辑,而60进制计数器使用了两个计数器,一个用于计算秒数,另一个用于计算分钟数,在秒数计数器达到10时,分钟数计数器加1,并且在分钟数计数器达到60时,它将被重为0。 在60进制计数器的模块中,我们使用了counter_10模块来实现秒数计数器。这个模块也是一个简单的计数器,只是它只有4输出。

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