reg型变量怎么赋值_verilog数据类型 常量 变量

常量：        整数：，例如 4'b1010        x值(不定值)和z值(高阻值，也可用?代替)            x和z可以标识某一位或者某一个数字            4'b10x0,4'bx,4'b101z,4'bz,4'b?        负数：整数最前面加-        下划线：分割数字部分，更加易读(8'b1000_1000)    参数：parameter        parameter 参数名=表达式;        表达式只能是数字或者定义过的参数 变量：        wire型：wire [n-1:0] 数据名;            wire表示信号，常用来表示assign关键字指定的组合逻辑信号            wire型信号可以用作输入，输出        reg型：reg [n-1:0] 数据名;            对存储单元的抽象            常用来表示always模块内的指定信号，常代表触发器            always块内被赋值的每一个信号都必须定义为reg型        memory型：reg [n-1:0] 存储器名[m-1:0];            reg [n-1:0]表示基本存储单元的大小            存储器名[m-1:0]表示基本存储单元的个数，存储空间的容量            对存储器进行地址索引的表达式必须是常数表达式            一个n位寄存器可以在一条赋值语句里进行赋值，而一个完整的存储器不行    运算符及表达式：        基本运算符：+ - * / %        位运算