Verilog 语法中关于模块例化的方法

Verilog 语法中，关于模块例化有两种方法，一种是位置相关， 另外一种是名称相关

verilog 语言中形成一个模块:

module  module_name
(
    input  a,
    input  b,
    output c,
    input  [31:0] d,
    output [7:0] e,
    .....

    inout  x
);

verilog  语法

...

endmodule

verilog 语言中模块：

1）包括 module +  模块名称， ( …..   );    在 （）中包括相关的输入（input），输出（output）， 输入输出（inout） 端口, 注意，最后一个端口没有’ ,’ 

2） 模块中相关的verilog 语法

3） endmodule

举例：

module    add
(
    input  [3:0] a,
    input  [3:0] b,
    output [4:0] c
);

assign c = a + b;

endmodule

在使用这个模块时（模块例化），我们有两种方法例化， 1）按位置例化， 2）按名称例化。

按位置例化

1）例化时，需要所有的参数顺序必须和模块本身的顺序一致