d触发器q端的输出波形_D触发器、波形、代码（转）

在学习verilog之前，我们先学习一下D触发器以及它的代码。

FPGA的设计基础是数字电路，因此很多同学会认为我们要先学好数字电路之后，才学习FPGA。但是，数字电路教材的内容很多.例如：JK触发器、RS触发器、真值表、卡诺图等。但是，这里的很多内容其实已经过时了。此外，对于FPGA的学习来讲，我们只用到了其中很少很少的一部分内容。如果没有数字电路的基础，我们建议就看一部分，知道D触发器就够了。

那么D触发器是什么样子的呢?

这个就是D触发器的示意图。其中，clk为时钟，rst_n为复位，d为输入，q为输出。这个功能非常简单，复位有效的时候，这个q的值你可以认为是0。如果复位无效的时候，那么在时钟上升沿的时候，就把d的值给了q。就是这么简单，记住这个动作，先有时钟上升沿，再有把d的值给了q。这就意味着，时钟上升沿的时候q的值还是没变的。只有时钟上升沿之后，q的值才变化。这是一个很重要的概念，也就是说先有时钟上升沿才有q的变化。如果下一个时钟上升沿没有到来，那么q的值就保持不变。因此，q的值是在时钟上升沿之后一点点变化。这就是D触发器，我们所有的FPGA电路都是基于这个结构来进行设计的。就是这么简单，诸如JK触发器、RS触发器之类完全不需用到。我们就用最简单的结果来进行设计。有些同学会问为什么如此简单就足以进行设计呢？其实我们要做一个系统，一个稳定的系统，一定是从一个最简单的结构搭建起来的，而不会是一个很复杂的结构，因此我们FPGA电路里面就是利用D触发器的稳定性，把它搭建起来的。