dc综合与pt静态时序分析(中文)_详解FPGA开发仿真以及静态时序分析

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虹小科：带你深入了解FPGA开发设计之设计输入&综合

虹小科：详解FPGA开发设计之布局布线&约束

仿真Simulation

在经过前面从设计输入到综合再到布局布线过程的介绍后，我们来集中探讨一下，在这些过程中涉及到的相应的仿真。

仿真，字面上讲就是模拟真实状况。我们FPGA设计里面的仿真，就是模拟真实电路的状况，查看电路是不是我们需要的电路。如果我们把FPGA开发形成电路当作一个产品的生产过程，那么在FPGA开发流程中含有的三种仿真（RTL级仿真、静态仿真和时序仿真）就好比产品线中的三道检测站。如下图，这三道工序任何一道出了问题，修改设计后都得重新走这三道卡，所以尽量在把问题发现在源头。

1 测试平台

所谓testbench，即测试平台，详细的说就是给待验证的设计添加激励，同时观察输出响应是否符合设计要求。测试平台在做功能仿真、静态仿真和时序仿真的时候都需要用到。刚开始对于一些初学者，遇到的都是一些简单的东西，测试平台相应的也很简单，用一个文件就可以很清晰的呈现测试结构。对于一些复杂的项目，测试就没有那么简单了，由此还专门产生一个行业——测试行业。这个时候我们要用到一个概念就是结构化测试。一个完整的测试平台如下图所示，它是分结构组成的，其中对设计测试结果的判断不仅可以通过观察对比波形得到，而且可以灵活使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。

测试平台的设计是多种多样，可以使用灵活的Verilog验证脚本，它是基于硬件语言但是又服务于软件测试的语言，有时并行有时顺序，只有掌握这些关键点，才能很好测试。需要说明的一点是，不管大家是已经在用Verilog在写测试平台还是刚学习写测试平台，建议大家还是能用到System Verilog中相对Verilog新的语法，System Verilog是一种趋势，它本身就是向下兼容的第三代的Verilog。

2 RTL级仿真

这里RTL级仿真属于第一道检测，有些场合称作功能仿真，为了突出和后面的静态仿真的区别，以免在后面介绍静态仿真的时候大家弄的很头大，我们还是这样称呼。它是对工程在寄存器转送级进行的描述时进行测试，查看其在RTL级描述的时候实现的功能的正确性。

关于RTL级仿真，如果设计中设计到原理图输入的话，在一些仿真工具中是不支持的，比如Modelsim，这个时候要进行功能上的验证，可以将原理图转换成HDL描述，或者直接把整个工程转换成LUT门级网表后进行后面要讲到的静态仿真完成。

所有逻辑功能的验证都希望在RTL级做，尽可能的将问题发现在RTL级仿真过程中，减少后面发现问题带来的反复。

3 静态仿真

静态仿真，有些地方给的外号叫门级仿真，确切的说应该是综合后的LUT门级网表。是在综合过程后做的仿真。有些开发平台下将静态仿真具体又分为编译仿真和映射仿真，比如ISE就是这样做的，但是个人觉得应该很少场合做这个编译仿真。静态仿真的目的就是验证当工程到了用LUT门级网表描述的时候，从功能上检查验证工程的正确性。

不管是Altera还是Xilinx的开发平台，都直接支持静态仿真，但是由于各自厂家的仿真器专业性不强，我们还是用第三方仿真工具比较多。这时候在第三方工具下的输入必须是经过综合工具综合出来的涵盖工程所有信息的LUT门级网表文件了。一般专业一点的第三方综合工具是不具备综合功能的，至少我们在使用Modelsim的时候，并没有要求我们添加工程用到的具体的哪一款型号FPGA的信息。这也是静态仿真的外号门级仿真指的是LUT门级网表仿真的依据。

4 时序仿真

时序仿真是在布局布线之后做的，在前面介绍时序约束的时候讲到，布线延时问题影响到了电路的性能的时候可以做时序约束。那么这个延时问题的获得就可以通过时序仿真获得，当然还有一种获得延时出现超载情况，这个属于下面小节介绍的静态时序分析了。

一般情况下，电路进行完布线过程后，会生成一个延时信息文件，我们简称SDF(standrad dealy format)文件，Quartus平台下是以.sdo文件形式存在的。里面含有三种延时信息，分别为最小值、典型值、最大值，存在的形式是最小值：典型值：最大值，一般缩写min:typ:max。这里也体现了，在FPGA里的延时信息是不能够精确获得的，只能是逼近，因为本身同一器件中，不同的区域的逻辑门也很有可能和其他的区域内同种的逻辑门的延时不一样。我们这里举一个例子来说明一下这三种值的含义。

如上图，这是一个描述一段延时线的延时信息，给的延时信息从in端点到out端点，输入发生跳变后，分别以最小值、典型值和最大值将信号跳变传递到out端点。我们这里只是一段延时线，在延时信息文件里还有一类延时信息，就是一些具有逻辑功能的cell延时，这个时候信号跳变又分为由高变低和由低变高，因为这两种跳变在这些器件里的三种延时值是不一样的，得分别探讨，具体分别以某一种情况类推。

在做后仿真的时候，只需要在做完静态仿真后的基础上添加布线的延时信息后，再分析逻辑功能是否满足要求。后仿真的平台使用情况和前面一样，一般采用第三方仿真工具，典型的是Modlesim，具体操作过程见软件相关操作章节。

静态时序分析 STA

静态时序分析，简称STA（Static Timing Analysis），这个过程一般是在做后仿真前做的。在布局布线后，会生成时序分析报告，该报告是分析工具利用从布线的路径上提取出寄生参数后精确计算出来的。该报告中会提示出一些关键路径，所谓关键路径就是指延时信息比较突出的信号节点流，通过分析可以得到不满足时序要求的路径，这个过程就是STA过程。

静态时序分析的特点就是不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计。很多设计都可以在功能验证的成功的基础上，加上一个很好的静态时序分析，就可以替代耗时非常长的后仿真了，这是一种很有保障性的化简流程方式。后仿真相对静态时序分析来说还具有逻辑验证，在加上延时信息的基础上分析逻辑。

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