静态时序分析(sta)/动态时序分析(dta)

        据个人理解区分静态时序分析和动态时序分析，是在于在分析电路时序时有没有输入激励。STA分析就是通过时序库文件给出的各条时序路径的延迟，来确认在每个FF上是否满足建立/保持时间。而DTA就需要给设计灌入激励在仿真的时候加上各元器件的延迟信息，然后分析设计在这些延迟信息下的正确与否。

根据上面的理解DTA是不是就是带sdf的后仿真呢？

看到有些人说sta也是可以带sdf分析的。

"        1. SDF文件既可以用于STA（静态时序分析）时遍历所有时序路径，检查是否满足设计所需的时序。也可以反标到modelsim等仿真工具进行动态分析。
        2. SDF文件是将布局布线过程中的器件延时和线延时信息记录下来，从而在进行路径时序分析时可以将整条路径的时序计算出来，再根据时序约束条件判断是否满足时序要求
        3. 设计过程中如果时序不满足是需要多次迭代的。在每次布局布线之后，都可以通过QRC抽取连线寄生参数，配合timing library得到当前的SDF时序反标信息，从而帮助设计人员对时序违背的路径进行修改。所以并不是设计没有完成就不能进行时序分析。一般而言，在时序收敛之前，利用SDF文件进行STA分析帮助修改设计，而在时序满足之后，利用SDF文件进行动态仿真double check下时序满足情况"

摘自sdf反标的疑问？ - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

以下三条摘自eetop论坛中的观点

静态时序分析&动态时序分析 - FPGA/ASIC/IC前端设计 - EETOP 创芯网论坛 (原名：电子顶级开发网) -各位前辈，小弟在网上查找关于静态时序分析&动态时序分析区别，找到的答案几乎都是相同的，而且也没有讲明白到底什么区别，有没有大侠能用例子或者是通俗的讲法来解释下区 ... 静态时序分析&动态时序分析 ,EETOP 创芯网论坛 (原名：电子顶级开发网)https://bbs.eetop.cn/thread-307731-1-1.html

“严格的说，应该是静态时序分析（STA）和动态时序仿真（门级仿真），STA速度快，timing signofff必须做；门级仿真速度慢，一般是选择性的做，作为STA的补充。”

“STA是用工具去分析建立保持时间是否满足，动态时序分析是用运行测试用例来分析失效原因与时序的关系”

“静态时序分析是把设计划分为一系列时序路径，然后分析各条时序路径的建立、保持时间是否满足，不能测试功能是否正确，优点是花费时间少。
动态就是实实在在的加上各种延时后测试电路的功能是否正确，如果电路规模很大，花费的时间会难以承受。”

还可以参考以下文章：

静态时序分析和动态时序分析的比较和转换 - 简书IC君的第32篇原创文章 （欢迎关注公众号 icstudy 和 知识星球哦） 眼看着国庆假期快结束了，大家应该玩得都挺high的吧? 趁着快收假的时候，IC君写了一篇相对轻松...https://www.jianshu.com/p/c97a2dae9d97

dc综合与pt静态时序分析(中文)_SDF生成—为动态时序仿真_weixin_39689394的博客-CSDN博客标准延迟格式或SDF包括设计中所有单元的时序信息，它为仿真门级网表提供时序信息。1 SDF文件SDF文件包括设计中每个单元的时序信息，基本的时序数据由以下几部分组成：——IOPATH延迟——INTERCONNECT延迟——SETUP时序检查——HOLD时序检查IOPATH延迟指定单元延迟，其计算依据输出连线负载和输入信号的转换时间。INTERCONNECT延迟是基于路径的点到点的延迟，包括驱动们和...https://blog.csdn.net/weixin_39689394/article/details/110658974