静态时序分析笔记

静态时序分析-阅读笔记

后端时序分析的“圣经”，StaticTimingAnalysisForNanomet Design。有需要的可以链接自取。下面是阅读此书时记录的笔记，个人看法仅供参考！！！

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提取码：0987

第一章绪论

问题：

本章节概述了纳米级（nanometer）设计下的静态时序仿真过程
本章节解决了如下问题：
● 什么是静态时序分析（static timing analysis）？
● 噪声（noise）与串扰（crosstalk）会带来什么影响 ？
● 如何使用静态时序分析？
● 在整个设计流程中的哪个阶段会应用静态时序分析 ？

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答案：

1.静态时序分析（简称STA）是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。

STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激励再重复以上过程，以此类推。

给定了一个设计、输入时钟以及外部环境，STA的目的就是验证这个设计是否能够运行在预期的速度，即这个设计可以安全地运行在给定的时钟频率下且没有时序违例。

总结：
1.静态时序分析分析的是时序，检查在一定频率下，电路有无时序违例
2.时序仿真检查的是功能，需要在设计的端口添加激励
3.静态时序分析的特点：更快更简单，能不添加激励的情况下检查完所有的时序路径
4.时序仿真的特点：检查电路的功能仿真，比较慢
5.时序分析：先用STA对电路进行时序检查，再进行时序仿真

2.噪声和串扰的影响： 设计的功能和性能会受到噪声的影响，引起噪声的主要原因有：与其他信号的串扰、主要输入端口的噪声、电源等。由于噪声会限制设计所能运行的最高频率，并且也可能导致功能错误，因此一个设计必须保证有足够的鲁棒性，即这个设计可以在原有额定性能的基础上抵御一定的噪声。

在物理实现中，逻辑单元通过金属互连走线连接。 金属走线的寄生RC（电阻和电容）会影响通过这些走线的信号路径延迟。 在典型的纳米级设计中，大部分延迟和功耗都是由互连线带来的寄生因素所导致的。 因此，对设计的任何分析都应评估互连线对性能（速度，功耗等）的影响。 综上所述，信号走线之间的耦合会导致噪声，并且设计验证必须考虑到噪声对性能的影响。

总结：
1.噪声影响互连线的延时，功耗
2.噪声会影响信号的完整性

3.在设计的哪个阶段使用STA以及如何使用静态时序分析：

RTL设计阶段：此阶段需要完成电路的功能设计，而且此阶段是行为级网表，无需STA；当逻辑功能设计完成后，综合成门级网表，此时需要使用STA分析时序最差或关键路径，进行设计的逻辑优化（此时更改的都是逻辑单元）并生成时序约束文件（SDC）

注意：此时的时钟是理想化时钟，具有零延时；此阶段会使用线负载模型去计算互连线的延时，进行逻辑优化

物理设计导入阶段：此阶段未摆放标准单元，此阶段仅进行优化逻辑单元，STA使用的是理想化时钟

时钟树阶段：此阶段完成时钟树的建立，此时时钟不再是ideal clock（理想时钟）；而是propagate clock（传播时钟），具有延时

global Route阶段： 在完成走线的布线之前，设计实现工具会使用布线距离的估算值来获得该路线的寄生RC值。 由于布线尚未完成，因此该阶段称为全局布线（global route）阶段，以将其与最终布线（final route）阶段区分开来。 在物理设计的全局布线阶段，简化的布线用于估计布线长度，而对布线的估计用于确定计算走线延迟所需的电阻和电容值。 在此阶段中，无法考虑耦合效应带来的影响。在实际精细的布线完成后，就可以提取实际的RC值，并且可以分析耦合效应带来的影响。 但是，物理设计工具仍可以使用近似值来帮助缩短计算RC值的运行时间。

final Route阶段：最终实际布线的阶段，此时所有的线都是真实连接的，线延时不再是通过估算，而是根据实际长度计算得出， 提取工具用于从布线设计中提取详细的寄生参数（RC值）。此时需考虑耦合效应的影响

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总结一下，可以根据以下条件在门级网表上执行静态时序分析：

1.互连线的建模方式：理想互连线，线负载模型，具有近似RC值的全局布线以及具有精确RC值的实际布线。

2.时钟的建模方式：理想时钟（零延迟）或是传播时钟（实际延迟）。

3.是否考虑信号之间的耦合效应以及是否分析串扰噪声。

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在逻辑级（未进行物理设计的门级），STA可采用以下模型：

1.理想的互连线或者基于线负载模型的互连线

2.带有延迟和抖动估计值的理想时钟

在物理设计阶段，除了上述模型，STA还可采用以下模型：

1. 具有近似估计值的全局布线的互连线、具有近似寄生参数提取值的实际布线的互连线、具有可以签收（signoff）精度寄生参数提取值的实际布线的互连线

2.实际的时钟树

3.包括串扰的影响或者不包括串扰的影响

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静态时序分析同样具有局限性，在如下的常见情况下无法使用

1. 对未知态X的处理
2. PLL未正确设置
3. 分析IO接口时序
4. 分析模拟模块和数字模块之间的接口时序

静态时序分析同样具有局限性，在如下的常见情况下无法使用

1. 对未知态X的处理
2. PLL未正确设置
3. 分析IO接口时序
4. 分析模拟模块和数字模块之间的接口时序
5. 逻辑设计伪路径（false path）