C语言镶嵌结构的运行,双镶嵌结构的结构和形成方法

双镶嵌结构的结构和形成方法

【技术领域】

[0001 ] 本发明涉及双镶嵌结构的结构和形成方法。

【背景技术】

[0002]半导体集成电路(1C)经历了快速的发展。1C材料和设计的技术进步产生了多代1C，每一代都比上一代具有更小且更复杂的电路。在1C演进的过程中，功能密度(S卩，每芯片面积互连器件的数量)通常增加，而部件尺寸(即，可使用制造工艺制造的最小部件)减小。这种比例缩小工艺通常通过增加生产效率和降低相关成本来提供效益。

[0003]该产业所使用的满足器件密度要求的一种方法为使用用于互连结构的镶嵌和双镶嵌结构。在双镶嵌工艺中，利用开口沟槽图案化下面的绝缘层。此后，沉积导体并将其抛光至绝缘层的平面以形成图案化导体部件。双镶嵌工艺使用类似的方式并通过单个沉积导体工艺填充两个部件(沟槽和通孔)。

[0004]然而，随着部件尺寸的缩小和密度要求的增加，部件(诸如互连结构)之间的间距减小。结果，制造工艺越来越难以进行。在半导体器件中形成具有越来越短的间距的互连结构成为挑战。

【发明内容】

[0005]为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件结构，包括:半导体衬底；导电部件，位于半导体衬底上方；介电层，位于导电部件和半导体衬底上方；通孔，位于介电层中，其中，通孔具有椭圆形的截面；沟槽，位于介电层中，其中，通孔从沟槽的底部开始延伸，并且沟槽的沟槽宽度宽于通孔的孔宽度；以及至少一种导电材料，填充通孔和沟槽，并且电连接至导电部件。

[0006]根据本发明的一个实施例，沟槽具有第一侧壁和与第一侧壁相对的第二侧壁，第一侧壁与通孔横向隔开第一距离，并且第二侧壁与通孔横向隔开第二距离。

[0007]根据本发明的一个实施例，第一距离基本等于第二距离。

[0008]根据本发明的一个实施例，导电部件的线宽基本等于沟槽宽度。

[0009]根据本发明的一个实施例，沟槽宽度在大约7nm至大约20nm的范围内。

[0010]根据本发明的一个实施例，介电层具有上部和下部，上部环绕沟槽，下部环绕通孔，并且在上部和下部之间没有蚀刻停止层。

[0011 ] 根据本发明的一个实施例，还包括位于半导体衬底和介电层之间的蚀刻停止层。

[0012]根据本发明的另一方面，提供了一种半导体器件结构，包括:半导体衬底；导电部件，位于半导体衬底上方，导电部件具有线宽；介电层，位于导电部件和半导体衬底上方；通孔，位于介电层中；沟槽，位于介电层中，其中，通孔从沟槽的底部开始延伸，并且沟槽的沟槽宽度宽于通孔的孔宽度且基本等于线宽；以及至少一种导电材料，填充通孔和沟槽并且电连接至导电部件。

[0013]根据本发明的一个实施例，沟槽具有第一侧壁和与第一侧壁相对的第二侧壁，第一侧壁与通孔横向隔开第一距离，第二侧壁与通孔横向隔开第二距离。

[0014]根据本发明的一个实施例，第一距离基本等于第二距离。

[0015]根据本发明的一个实施例，沟槽宽度在大约7nm至大约20nm的范围内。

[0016]根据本发明的一个实施例，通孔具有基本为圆形的截面。

[0017]根据本发明的一个实施例，介电层具有上部和下部，上部环绕沟槽，下部环绕通孔，并且在上部和下部之间没有蚀刻停止层。

[0018]根据本发明的又一方面，提供了一种用于形成半导体器件结构的方法，包括:提供半导体衬底，在半导体衬底上形成有导电部件；在半导体衬底和导电部件上方形成介电层；在介电层上方形成硬掩模，硬掩模具有与导电部件对准的沟槽开口 ；在硬掩模上方形成掩模层，掩模层具有跨过沟槽开口延伸的孔开口并且露出沟槽开口的一部分；通过孔开口和沟槽开口之间的重叠部分蚀刻介电层，以在介电层中形成通孔；部分地去除硬掩模以扩大沟槽开口 ；通过扩大的沟槽开口蚀刻介电层以在介电层中形成沟槽；以及在沟槽和通孔中填充至少一种导电材料。

[0019]根据本发明的一个实施例，导电部件的线宽宽于沟槽开口的宽度。

[0020]根据本发明的一个实施例，导电部件的线宽基本等于扩大的沟槽开口的宽度。

[0021]根据本发明的一个实施例，还包括:在部分地去除硬掩模之前，在通孔中形成保护层。

[0022]根据本发明的一个实施例，还包括:在部分地去除硬掩模之前，回蚀保护层，使得保护层的顶面低于硬掩模的表面。

[0023]根据本发明的一个实施例，还包括:在形成沟槽之后以及在填充至少一种导电材料之前，去除保护层。

[0024]根据本发明的一个实施例，通过各向同性地蚀刻硬掩模来部分地去除硬掩模。

【附图说明】

[0025]当阅读附图时，根据以下详细的描述来理解本发明的各个方面。注意，根据行业的标准实践，各个部件没有按比例绘制。事实上，为了讨论的清楚，各个部件的尺寸可以任意增加或减小。

[0026]图1A-1至图1J-1是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。

[0027]图1A-2至图1J-2是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的顶视图。

[0028]图2是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。

[0029]图3是根据一些实施例的用于形成半导体器件结构的工艺的阶段的顶视图。

[0030]图4是根据一些实施例的半导体器件结构的截面图。

[0031]图5A是根据一些实施例的半导体器件结构的顶视图。

[0032]图5B是根据一些实施例的半导体器件结构的顶视图。

【具体实施方式】

[0033]以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

[0034]此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还应包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行相应的解释。

[0035]描述了本公开的一些实施例。图1A-1至图1J-1是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图1A-2至图1J-2是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的顶视图。在一些实施例中，图1A-1至图1J-1的截面图沿着图1A-2至图1J-2所示顶视图的线1-Ι来截取。

[0036]如图1A-1所示，提供半导体衬底100。在一些实施例中，半导体衬底100为块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可包括碳化硅、砷化镓、砷化铟、磷化铟、另一合适的化合物半导体或它们的组合。在一些实施例中，半导体衬底loo包括绝缘体上半导体(soi)衬底。soi衬底可使用注氧隔离(snrox)工艺、晶圆接合工艺、另一合适的方法或它们的组合来制造。

[0037]在一些实施例中，在半导体衬底100中形成隔离部件(未示出)以限定并隔离形成在半导体衬底100中的各个器件元件(未示出)。例如，隔离部件包括沟槽隔离(STI)部件或局部硅氧化(L0C0S)部件。

[0038]可形成在半导体衬底100中的各个器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或η沟道场效应晶体管(PFET/NFET)等)、二极管、另一种合适的元件或它们的组合。执行各种工艺以形成各个器件元件，诸如沉积、蚀刻、注入、光刻、退火、平面化、另一种合适的工艺或它们的组合。

[0039]如图1Α-1所示，在半导体衬底100上方形成导电部件102a和102b。在一些实施例中，导电部件102a和102b的每一个均为电连接至对应