测试触发器有没有用_CMOS 电路的晶体管级电路，触发器，静态动态时序模拟的优缺点！...

时钟周期为 T，触发器 D1 的建立时间最大为 T1max，最小为 T1min。组合逻 辑电路最大延迟为 T2max，最小为 T2min。问，触发器 D2 的建立时间 T3 和保 持时间 T4 应满足什么条件

首先说下建立时间和保持时间的定义。

建立时间 (setup time)是指在触发器的时钟信号上升沿到来以前，数据稳定不 变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保 持时间(hold time) 是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时 间， 如果保持时间不够，数据同样不能被打入触发器。

Tffpd ：触发器的输出响应时间，也就是触发器的输出在 clk 时钟上升沿到来 后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb ：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑 延迟。

Tsetup ：建立时间

Thold ：保持时间

Tclk ：时钟周期

建立时间容限：相当于保护时间，这里要求建立时间容限大于等于 0。

保持时间容限：保持时间容限也要求大于等于 0。

关于保持时间的理解就是，在触发器 D2 的输入信号还处在保持时间的时候，如果触发器 D1 的输出已经通过组合逻辑到达 D2 的输入端的话，将会破坏 D2本来应该保持的数据

59给出某个一般时序电路的图，有 Tsetup、Tdelay、 Tck->q，还有 clock 的 delay， 写出决定最大时钟的因素，同时给出表达式

T+Tclkdealy>Tsetup+Tco+Tdelay ；

Thold>Tclkdelay+Tco+Tdelay ；

60说说静态、动态时序模拟的优缺点。

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时 序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅 可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化 设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表 中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序 问题。

61画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)

此类题目都可以采用一种做法，首先将表达式全部用与非门和非门表示，然后将用 CMOS 电路实现的非门和与非门代入即可。非门既可以单独实现，也可 以用与非门实现(将两输入端接在一起即可 )

下图 (a)和(b) 分别为用 CMOS 实现的非门和与非门

62利用 4 选 1 数据选择器实现 F(x,y,z)=xz+yz’

63A、 B、C、 D、E 进行投票，多数服从少数，输出是 F(也就是如果 A、B 、C、D 、E 中 1 的个数比 0 多，那么 F 输出为 1 ，否则 F 为 0) ，用与非门实现，输入 数目没有限制

记 A 赞成时 A=1，反对时 A=0 ；B 赞成时 A=1，反对时 B=0 ；C、 D、E 亦 是如此。由于共 5 人投票且少数服从多数，因此只要有三人投赞成票即可，其他人的投票结果并不需要考虑。基于以上分析，下图给出用与非门实现的电路：