FPGA笔试问题知识点汇总（61~80）
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第四章 FPGA笔试问题知识点汇总（61~80）
目录
2.AND ---与门；OR --- 或门；INV --- 非门；NAND --- 与非门；NOR --- 或非门；XOR --- 异或门；XNOR ---同或门；MUX --- 数据选择器；
7.画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)
8.利用 4 选 1 数据选择器实现 F(x,y,z)=xz+yz’
13.有什么办法提高refresh time(DRAM应用中）
18.简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）
20.什么是“线与”逻辑，要实现它，在硬件特性上有什么要求？
前言
已经进入秋招的结尾期，面临找工作之际，继上一章，这是第三章，继续汇总一下网上的题目，每日打卡，供自己巩固复习知识点，祝愿自己能找到FPGA工作，最近有点忙了，如有错误，恳请各位大佬能够批评指正，本人咸鱼FPGA一枚。
1.function 和 task有什么区别？
function
①可以调用其他function ，但是不能调用其他 task
②消耗0仿真时间
③不得包含任何延迟和时序控制语句。
④必须至少有一个输入参数。
⑤函数始终返回单个值。他们不能有output或inout参数
task
①可以调用其他function 和 task
②消耗非0仿真时间
③可以包含任何延迟和时序控制语句。
④可以有零个或多个类型为input，output或inout参数。
⑤output或inout参数。 任务不返回值，但可以通过output或inout参数传递多个值
2.AND ---与门；OR --- 或门；INV --- 非门；NAND --- 与非门；NOR --- 或非门；XOR --- 异或门；XNOR ---同或门；MUX --- 数据选择器；
使用一个inv和一个二选一mux实现异或
module xor_rill (
input a,
input b,
output z
);
assign z = a?(~b):b;
endmodule 3.用波形表示D触发器的功能
always @(posedge clk ) begin
if(!rst_n)
Q<= 1'b0;
else
Q<= D;
end
4.亚稳态
4.1 什么叫亚稳态？
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。即：如果触发器的输入电压采样时间过短，则触发器需要花很长时间来实现输出逻辑达到标准电平，在这段时间里输出端在高低电平之间处于振荡状态，而不是等于理想输出值。也就是说，电路处于中间态的时间变长，使得电路“反应”迟钝，这就是“亚稳态”。
4.2 危害 ：会导致挂死，除了复位，完全不能工作
4.3 什么时候会出现
（1）时序不满足
（2）异步接口或跨时钟域信号
4.4 如何解决
（1）单比特信号（使用同步器，多级触发器，一般采用两级）
（2）多比特信号（使用FIFO）
（3）多比特，但数据流小，用fifo不划算，使用使能信号
4.5 产生与消除
亚稳态一般发生在跨时钟传输、异步信号采集中以及复位电路中。 在同步系统中，输入总是与时钟同步，因此寄存器的setup time和hold time是满足的，一般情况下是不会发生亚稳态情况的。（在同步逻辑中只要STA分析过了正常是不会遇到亚稳态问题的，STA分析已经保证了每个触发器都能满足自己的建立时间以及保持时间）。
1、跨时钟域信号传输
产生：在跨时钟域信号传输时，由于源寄存器时钟和目的寄存器时钟相移未知，所以源寄存器数据发出数据，数据可能在任何时间到达异步时钟域的目的寄存器，所以无法保证满足目的寄存器Tsu和Th的要求，从而出现亚稳态。
消除：对异步信号进行同步处理；如添加两级D触发器、采用握手进行交互等。
2、异步信号采集
产生：在异步信号采集中，由于异步信号可以在任意时间点到达目的寄存器，所以也无法保证满足目的寄存器Tsu和Th的要求，从而出现亚稳态。
消除：采用FIFO对跨时钟域数据通信进行缓冲设计；
3、异步复位电路
产生：在异步复位电路中，复位信号的释放时间不定，难以保证满足恢复时间（Recovery Time）以及去除时
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