用与非门设计血型配对电路_芯片定制数字电路设计中高扇入电路逻辑的实现结构分析技术...

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高扇入与/或逻辑有多种实现方法，可以采用互补CMOS逻辑、伪NMOS逻辑等静态电路实现，也可以采用多米诺逻辑、组合多米诺逻辑和np-CMOS逻辑等动态电路实现。不同的实现方式各自有自己的优势和劣势，下面分别讨论各种实现方法及其优缺点。

静态逻辑

互补CMOS逻辑

传统的静态互补CMOS逻辑实现高扇入与/或电路时，为了避免大量的NMOS/PMOS管串联，需要采用多级树形结构，如下图所示。实现一个16位的或门需要两级，第一级使用4个4输入或非门，第二级使用一个1个4输入与非门。由于互补CMOS逻辑中NMOS/PMOS管串联个数不能太多，多个晶体管串联会显著降低电路速度，在设计中串联数通常不超过4。静态互补CMOS逻辑的优点是高可靠性和高可伸缩性，而且自动化程度高，缺点是随着输入位数的增加，电路级数也需要增加，延时会显著增大。另外，互补CMOS逻辑中，一个N输入的门需要2N个晶体管，实现的面积也较大。

伪NMOS逻辑

伪NMOS逻辑是实现高扇入或(或非)电路的一种高速实现方式。伪NMOS逻辑由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成。如下图所示为采用伪NMOS逻辑实现的16位或门电路，其显著优点是减少了晶体管数目(由互补CMOS的2N减少为N+1)，另外，速度也是其一大优势。伪NMOS逻辑实现的或(或非)门，下拉网络有多个NMOS管相并联，只要有一个输入为“1”，下拉网络就导通，使输出为“1”，但是随着并联NMOS管数目的增多，电容也相应增大，导致电路速度减慢甚至不能正常工作，所以，伪NMOS逻辑只适合于实现16扇入以下的或(或非)门。伪NMOS逻辑不适合实现高扇入与(与非)门，因此也不能采用分级的结构来实现更大扇入的逻辑门。伪NMOS逻辑的一个主要缺点是降低了稳定性和增加了额外的功耗，当下拉网络导通时，存在VDD和GND之间的直接电流通路会引起静态功耗。