看一个最简单也是最极端的例子
寄存器R1输入端采样和输出端状态是明确的,R2有疑惑。采样时钟沿前的值还是时钟沿后的值?实际这是一个简化的逻辑时序。
考察真实的情况。采样需要满足一定的时序要求,即输入值需保持一定的时间不变:时钟沿前需保持一段时间不变--建立时间、时钟沿后保持一段时间不变--保持时间,这样才能保证寄存器内部MOS管栅极完成寄生电容的充放电,开启或关闭沟道一定时间,以完成漏极电容充放电,实现状态的转换。状态转换需要一定时间,即延迟。R1的延迟需要足够短,不能和时钟周期冲突;需要足够长,满足R2的建立保持时间要求--从这个意义讲,延迟是有益和必需的,这个例子中R1和R2之间没有组合逻辑,也就缺少组合逻辑引入的延迟,对R1的延迟满足足够长的要求更苛刻,这也是上面所说是最极端的例子的原因。
关于建立保持时间的深入思考参见《数字集成电路--电路、系统与设计(第二版)》第10章数字电路中的时序问题第10.3节同步设计--一个深入的考察。