波特率dlm_波特率与分频系数

本文介绍了波特率与分频系数的关系,展示了如何计算不同波特率下的分频系数,并提供了一个基于FPGA的串口通信示例,详细解释了波特率设置过程以及发送和接收数据的流程。
摘要由CSDN通过智能技术生成

时钟频率=波特率*16倍*分频系数

对于传输速度而言,时钟速度越大,传输速率越快。

其中,波特率与分频系数关系如下 :

比特率

频率

分频系数

范围

对比数

9600

153600

325.5208

326

324

19200

307200

162.7604

163

162

38400

614400

81.38021

82

81

56000

896000

55.80357

56

55

57600

921600

54.25347

55

54

115200

1843200

27.12674

28

26

还有波特率与分频系数对应表:

波特率

分频器DLM(H)

分频器DLL(L)

50

09H

00H

75

06H

00H

110

04H

17H

150

03H

00H

300

01H

80H

600

00H

C0H

1200

00H

60H

1800

00H

40H

2400

00H

30H

3600

00H

20H

4800

00H

18H

7200

00H

10H

9600

00H

0CH

11520

00H

0AH

19200

00H

06H

23040

00H

05H

57600

00H

02H

115200

00H

01H

最后是一个参考程序如下:

---------波特率的设置,时钟为8倍的波特率.

---------先检测时钟的上升沿,每第7个时钟的上升沿,进行发送与接收使能,

---------每一位数据在第7个时钟的上升沿发出,每发送完一帧数据,进行数据状态的转换

---------USB转串口器的RX接26,TX接27

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_unsigned.all;

use IEEE.std_logic_arith.all;

entity serial is

port(

clk:in std_logic;

txd:out std_logic;

rxd:in std_logic;

key1:in std_logic;

led:out std_logic_vector(7 downto 0)

);

end serial;

architecture behave of serial is

signal clk_div:std_logic;--分频后的时钟

signal div_temp:integer range 0 to 324;--分频计数(采用326)9600

signal txdcounter_reg:std_logic_vector(2 downt

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值