计算机组成原理实验 74l138Verilog实现

最新推荐文章于 2024-07-09 14:11:54 发布

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分类专栏：计组文章标签： 74l138

本文链接：https://blog.csdn.net/weixin_40263871/article/details/80056578

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这是一个关于74l138逻辑门的Verilog实现实验，包括了Verilog代码和仿真过程。代码中定义了输入E1, E2, E3, A, B, C和输出Y0到Y7，并通过testlab14模块进行了实例化。在初始仿真中，给出了不同输入组合的测试用例。" 96430246,1473769,TensorFlow NCE-Loss与Word2vec深入解析,"['机器学习', '深度学习', '自然语言处理', 'word2vec', '损失函数']

摘要由CSDN通过智能技术生成

Verilog代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    13:29:47 04/21/2018 
// Design Name: 
// Module Name:    lab14 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module lab14(
    input E1, E2, E3,
    input A,B,C,
    output Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7
    );

assign Y0 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B & !C) : 1'bz;

assign Y1 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B &  C) : 1'bz;

assign Y2 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A &  B & !C) : 1'bz;

assign Y3 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A &  B &  C) : 1'bz;

assign Y4 = ((E1 & !E2 & !E3) ==1'b1) ? !( A & !B & !C) : 1'bz;

assign Y5 = ((E1 &a