计算机组成原理实验 74l138Verilog实现

Verilog代码

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    13:29:47 04/21/2018 
// Design Name: 
// Module Name:    lab14 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module lab14(
    input E1, E2, E3,
    input A,B,C,
    output Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7
    );

assign Y0 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B & !C) : 1'bz;

assign Y1 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B &  C) : 1'bz;

assign Y2 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A &  B & !C) : 1'bz;

assign Y3 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A &  B &  C) : 1'bz;

assign Y4 = ((E1 & !E2 & !E3) ==1'b1) ? !( A & !B & !C) : 1'bz;

assign Y5 = ((E1 &a