不知者屎-CSDN博客

原创 Vscode配置SystemVerilog 开发环境

Vscode配置SystemVerilog 开发环境1. 插件安装及配置安装插件安装此插件即可。插件配置到对应插件的Extension Setting 界面下设置Ctag 设置用于关键字所引语法检查设置用于实时语法检查modelsim 的零时编译目录（需要提前设置好modelsim，bin的环境变量）语法检测测试编辑好代码后保存代码，如果出现语法错误，在文本框中会出现红色下表，在PROBLEMS 的命令行中会出现具体的语法错误以及行数。2. 模板生成及使用编辑

2020-11-30 17:31:19 7745 1

原创 CAN FD Bit Timing

CAN FD Bit TimingCan FD 协议定义了两个bit率，第一个为Arbitration Phase有较长的Bit时间，第二个 Data Phase 有较短的比特时间。Arbitration Bit 率与Can 协议规范里的 Nominal bit rate 类似。 Data phase 对应 Data bit time 需要多个寄存器进行配置，两个位时间都由独立的非重叠时间段组成，这些段构成位时间，如图所示：Synchronization Segment (SYNC_SEG)此段

2020-11-26 23:19:13 4835

原创 CAN FD 链路协议详细说明

CAN FD 链路协议详细说明本文基于 Bosch CanFD 协议Can Fd 为串行通讯协议，高效支持分布式实时控制，高灵活性。为了实现设计的透明性和实现的灵活性，CAN-FD根据ISO/OSI参考模型被细分为不同的层。Data Link Layer数据链路层主要用于处理帧信息，主要由以下两个子层组成Logical Link Control(LLC)LLC对应于节点的控制器主机接口，负责消息过滤、过载通知和恢复管理。它的范围是决定MAC子层接收到的消息将被实际接受提供数据传输和远

2020-11-21 23:48:53 4041

原创 SelectIO 学习记录

SelectIO 学习记录1. HP / HR 资源HP( High Performance)HP 的工作电压在1.8V，主要由IOB, IODelay2 ,IOlogice2/IOserdeses 组成HR(High Range)HR 的工作电压在3.3V, 主要由IOB, IDelay2 ,IOlogice2/IOserdeses 组成注：HP 比 HR可运行的频率更高2. ILOGIC 资源ILOGIC 2ILOGIC 2 部署在HP bank当中，没有ZHOLD(ze

2020-11-16 23:54:17 987

原创 Zynq FPGA 固件加密,安全启动

Zynq 安全启动安全启动主要为了防止以下事件发生防止外人读取NVM 固件进行逆向。防止固件内容进行篡改。1.Zynq 加密简介1.1 公钥和私钥加密的密钥与解密的密钥不相同使用私钥加密的内容，只能通过公钥来解密使用公钥加密的内容，只能通过私钥来解密公钥，可以对外给任何人的加密和解密密码，公开的，可以任何人访问私钥，私钥是一定要严格保护的，通过私钥可以生成公钥，但是从公钥可以认为是永远无法推导出私钥的。1.2 Zynq 相关密钥AES 256-bit keyAES（Ad

2020-11-15 00:27:36 5078

原创 CMake静态库

CMake 静态库参考Github添加并生成静态库add_library(hello_library STATIC src/Hello.cpp)build阶段会生成libhello_library.a 文件目标可执行文件链接静态库target_link_libraries( hello_binary PRIVATE hello_library)如果目标的头文件中包含了依赖的头文件(源文件间接包含)，那么这里就是PUBLIC如果目标仅源文件中包

2020-09-23 17:44:37 403

原创 CMake 基本操作基本头添加

CMake 基本操作以及头添加CMake Github 参考学习网站基本结构需要CMakeList.txt 和相关的代码文件cmake_minimum_required(VERSION 2.6)project (hello_cmake)add_executable(${PROJECT_NAME} main.cpp)常用CMake命令描述cmake_minimun_required设置所需最低版本project设置工程名add_executable规定编译

2020-09-23 14:56:51 677

原创 AXI 设计要点

Axi 握手信号要点AMBA® AXI™ and ACE™ Protocol Specification在设计时需要注意：Valid一旦输出，必须要与Ready握手完成后才能拉低。Ready不同，Ready可以根据目标设备的实际情况随时拉低。

2020-07-17 19:42:51 562

原创 Fpga System Verilog

Fpga System Verilog 开发Verilog 开发Fpga 效率实在太低，繁杂冗余工作量太大，需要使用高级语言抽象重复工作。HLS 在面积，效率，以及问题定位上需要花费大量时间，验证功能倒是可以很快。System verilog 提供 struct，interface，可以更好的抽象数据和接口，Class高效的用于仿真。综合开率对传统开发者而言，转System verilog 开发效率较低。主流厂商支持Xilinx - ug 901详情查看ug901IntelSys

2020-06-30 00:06:23 1003

weixin_40374201的博客