Vscode配置SystemVerilog 开发环境
1. 插件安装及配置
- 安装插件
安装此插件即可。 - 插件配置
到对应插件的Extension Setting 界面下设置 - Ctag 设置
用于关键字所引
- 语法检查设置
用于实时语法检查
modelsim 的零时编译目录(需要提前设置好modelsim,bin的环境变量)
- 语法检测测试
编辑好代码后保存代码,如果出现语法错误,在文本框中会出现红色下表,在PROBLEMS 的命令行中会出现具体的语法错误以及行数。
2. 模板生成及使用
-
编辑sv的json 模板
选择 File-> Preferences->User Snippets
按照下图创建代码模板
- Prefix: 前缀设置,即指令检索字符设置,使用时说明。
- Body:模板内容,其中$为对应关键字官方说明
- Description:检索时显示
{
"Systemverilog Create":{
"prefix": ["sv", "systemverilog"