SystemVerilog学习
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芯王国
一名数字IC设计工程师,同时也是FPGA开发爱好者、半个UP主、微信公众号博主!
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systemverilog实验之随机数验证
1.简述随机化验证在数字ic验证中十分重要,使用频率也比较高。为了比较直观地地使用随机数,我结合小工程来做;2.被测试代码我以38译码器代码为例,做随机化验证,下面是源码:module decoder_38( //clk & rst input clk , input rst , //decoder inout input原创 2020-09-02 23:38:56 · 1397 阅读 · 2 评论 -
SystemVerilog学习之数据类型
1.简述入职两个月了,都是使用System Verilog做验证。之前直接用Verilog编写testbench,这段时间使用sv后发现,确实很有必要转用sv做验证。2.正文1)数据类型类型描述符号logic四状态,相当于Verilogreg和wire功能bit双状态,自定义位宽默认无符号int双状态,32bit有符号byte双状态,8bit有符号shortint双状态,16bit有符号longint双状态,64bit有符号原创 2020-09-01 22:21:48 · 1177 阅读 · 0 评论