IC_EDA_LITE虚拟机(精简版本):questasim、vcs、verdi、dc、lib_compile、pt、spyglass、uvm库、工艺库、demo工程

1.简述

我在去年推出一系列的文章,分享一步一步搭建自己IC EDA环境,受到大家的认可。通过大家的反馈,强烈需要仅有数字前端工具的EDA虚拟机,降低虚拟机大小;因此去除一些不常用的工具,将虚拟机压缩至不到50G的大小;

近期出现不少倒卖我分享的虚拟机,甚至有培训机构拿去作为教学使用,特此严正声明:
声明:该EDA虚拟机仅供个人学习使用,且为免费使用,切勿商用;出现一切问题本人概不负责。
声明:该EDA虚拟机仅供个人学习使用,且为免费使用,切勿商用;出现一切问题本人概不负责。
声明:该EDA虚拟机仅供个人学习使用,且为免费使用,切勿商用;出现一切问题本人概不负责。

2.EDA虚拟机总览

  • ic_prjs下自带很多demo,供学习参考;还有蜂鸟E203开源RISCV环境以及工程,可直接使用;
  • ic_libs下带有工艺库,可直接使用
  • questasim 带UVM库
  • 32位 RISCV工具链
  • 各个Synopsys的工具
    在这里插入图片描述

3.详细说明

1)下载

  • 分享链接中也提供vmware安装包;
  • 由于文件比较大,采用分卷压缩的方式,所以需要下载所有文件,解压 压缩包图标的文件
  • 下载后,需要确认下载文件是否完整,没下载完的文件名会很长,明显带有网盘的扩展名;如果解压中有任何错误都需要重新下载;
  • 该虚拟机仅有46G,但是最好磁盘空间有60G以上,在使用过程中会越用越大;
    在这里插入图片描述

2)VMware添加虚拟机

我是使用VMware16_pro,创建的虚拟机,所以也需要这个版本VMware才能打开虚拟机。启动VMware后点击“打开虚拟机”;
在这里插入图片描述

进入到自己IC_EDA解压的路径下,只有一个.vmx图标,选中就行;
在这里插入图片描述

3)修改设置

我默认分配虚拟机10G内存,8核,这里根据自己电脑情况分配,修改方法如图所示;
在这里插入图片描述

4)第一次启动

点击“开启此虚拟机”就可以启动了;
在这里插入图片描述
弹出的页面一定要选择“我已移动”;
在这里插入图片描述

5)虚拟机密码

  • 登录密码:2022
  • root密码:2022

6)已安装IC工具及命令

Synopsys:

  • vcs(-SP2)
  • vcs_mx(-SP2,带uvm)
  • verdi
  • dve
  • pt
  • dc
  • dv(dc的gui)
  • lc
  • spyglass
    Mentor:
  • questasim10.7c(带UVM)
    工艺库:
  • TSMC_090
  • TSMC_013
    其他:
  • git
  • gvim8.2

7)工具所在目录

工具均在home下
在这里插入图片描述

8)DEMO工程所在目录

这里说明一下e203_hbirdv2_MOD是移植的工程,具体可以参看专栏第4部分内容;而e203_mod是蜂鸟老版本的工程,具体的移植情况请参看专栏里的前3篇内容;
专栏:蜂鸟E203学习
在这里插入图片描述

9)联网

默认是断开网络的,需要联网时,保证电脑联网,然后在虚拟机中点击“链接”;
注意: 不必要请少联网,话不多说懂得都懂;另外联网也会影响VCS仿真速度;
在这里插入图片描述

10)EDA获取

关注芯王国公众号,后台回复:IC_EDA_LITE,可以免费获取;

4.操作演示(重点必看)

IC_EDA_Lite版本虚拟机演示

或者点击直接跳转:B站传送门

5.总结

感谢广大粉丝的支持,反馈很多宝贵的建议,让我得以一点点完善虚拟机,欢迎大家交流,不限与虚拟机,FPGA、IC领域均可!!!

由于CSDN开始限制放置二维码,所以只有搜索 芯王国 关注我的公众号,公众号中有更多资源和干货,同时加入IC/FPGA,RISCV的交流群
QQ群号:897532154
我的gitee:传送门


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### 数字IC虚拟机的操作方法教程 #### 一、虚拟机概述 数字IC虚拟机是一种专门为集成电路设计人员准备的学习工具,通常集成了多种EDA软件和开发环境。例如,IC_EDA_LITE虚拟机提供了诸如QuestasimVCSVerdi等仿真工具,以及DC(Design Compiler)、Lib_CompilePT(PrimeTime)、SpyGlass等综合与时序分析工具[^2]。 这种虚拟机还包含了UVM、RISC-V工具链以及其他必要的工艺,能够支持从RTL编码到功能仿真的全流程学习与实践。为了确保正常运行,建议使用与虚拟机版本匹配的VMware Workstation Pro来加载并管理虚拟机实例[^1]。 --- #### 二、虚拟机的获取与安装 1. **下载虚拟机文件** - 下载地址通常由分享者提供,需注意的是虚拟机会被分割成多个压缩部分。务必逐一下载所有分卷文件,并将其保存在同一目录下以便后续解压。 - 解压完成后应检查磁盘空间是否充足(推荐预留至少60GB的空间),因为随着使用过程中的数据积累,实际占用可能会超出初始大小。 2. **配置VMware环境** 启动VMware后,在菜单栏选择“打开虚拟机”,定位至已解压好的`.vmx`文件路径完成导入操作。随后调整硬件资源分配参数如CPU核心数、内存容量等以适应具体需求。 3. **登录与初始化** 成功启动虚拟机之后,默认用户名密码一般会在发布文档里注明,请按照提示输入相应凭证进入桌面环境。初次开机可能需要执行一些基础设置比如更新系统或者安装额外驱动程序。 --- #### 三、常用EDA工具简介及其基本用法 以下是几个典型EDA应用的功能描述及简单入门指南: 1. **ModelSim/QuestaSim (波形查看器 & HDL调试平台)** ModelSim系列属于主流HDL模拟解决方案之一,适用于验证Verilog/VHDL代码逻辑正确性的场景。对于指定时间段内的电路行为观察可通过如下两种途径实现: - 方法一:利用命令行模式发出指令。“Run”语句后面附加目标持续长度单位即可控制推进进度,例如`run 200ns`表示前进200纳秒[^3]; - 方法二:借助GUI界面上的相关按钮快速跳转至特定时刻点。 2. **Synopsys Design Compiler (ASIC RTL-to-Gate Synthesis Tool)** DC主要用于将高层次抽象表述转换为门级网表形式的过程当中发挥重要作用。其脚本编写遵循TCL语法结构,下面给出一段简化版流程示范代码用于阐述自动化合成作业的大致框架: ```tcl set search_path {./src ./lib} read_verilog top_module.v link current_design top_module check_design source constraints.sdc compile_ultra write_file -format verilog -hierarchy -output netlist/top_gate.v ``` 3. **Cadence PrimeTime (Static Timing Analysis Utility)** PT专注于静态时序检验环节,旨在发现潜在违反约束条件的情况从而优化整体性能表现指标。同样依赖于TCL接口调用各项子任务函数构成完整的STA工作流片段展示如下所示: ```tcl create_clock -name clk -period 10 [get_ports clk_pin] set_input_delay -clock clk 2 [all_inputs] set_output_delay -clock clk 1 [all_outputs] report_timing -path full -delay max -nworst 1 -max_paths 5 ``` 4. **Mentor Graphics Questa Verification IP for UVM** 提供了一套标准化测试平台构建机制帮助开发者更高效地开展覆盖率驱动型随机激励生成活动。预置组件覆盖广泛范围包括但不限于寄存器映射访问序列定义模板等等。 --- #### 四、注意事项 - 遵守版权规定仅限私人用途不得擅自传播或商业化运作该类资源。 - 定期备份重要资料以防意外丢失造成不可挽回损失。 - 若遇到兼容性难题可以尝试升级主机端应用程序版本号直至找到最佳适配组合为止。 ---
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