sdram_wr模块设计

1、首先记录一个问题，困扰了许久：

像这种简单的电路，

写成时序逻辑代码，不应该就是：

仿真波形却是：

咦，难道写的代码有问题，怎么不延迟一个时钟周期输出呢？？

改：tb文件：为阻塞

仿真果然成功了。。。。。

小插曲过去了，继续做！

问题：多写个0

row不加1

早晨起床，看了看的确地址不对，重新改过组合逻辑，地址变得完全正确；

但是红线处还是有些许的错误。

现在非常正确了

主要改动代码：

要此时刻做ACT、PRE、WRITE的命令；其他时刻一直NOP；

不，还是不对，当进行刷新的时候，竟然丢失了一个数据

继续改：

变正确。