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FPGA开发
一颗修行千年的葱
这个作者很懒,什么都没留下…
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verilog零碎
一.verilog源码写完执行analysis&elaboration,出现错误:12007原因:module名称与工程名称不一致二. 点击Processing->Start->Start Test Bench Template Writer , 错误信息Error (199001): Run Analysis and Synthesis with top-level entity name “ex0” before running EDA Netlist Writer解决方法:原创 2021-01-05 20:58:38 · 3790 阅读 · 0 评论 -
quarters和modelsim实现4位计数器
行为仿真目的:clk模拟产生T=1000ps(f=1GHZ)的周期信号,设计四位计数器进行计数,在clr为低电平时从0000开始计数,若达到1111(即15)则自动置零重新开始计数//四位计数器module prj0(clk,clr,out); //定义输入输出端口,clk时钟信号 input clk,clr; output[3:0] out; //输出变量out定义为寄存器类型 reg[3:0] out; always @(posedg原创 2021-01-06 10:00:14 · 1510 阅读 · 0 评论 -
vivado2019_VITIS开发
vivado2019.2的硬件开发步骤与2017.4版本一致,只是后面的软件开发工具不同,一个是VITIS一个是SDK,相比于SDK,VITIS与vivado是相互独立的关系,需要手动打开并导入硬件信息原创 2020-12-29 20:09:54 · 8024 阅读 · 1 评论 -
vivado2019.2安装
在官网下载在xilinx information center中可以查看并管理已经安装的版本信息在vivado2019.2版本中打开之前版本建立的vivado工程,会提示我们更新工程版本,更新IP,按照提示更新即可原创 2020-12-29 19:59:58 · 4670 阅读 · 0 评论 -
FPGA开发笔记(六)添加pmod模块
arty a7开发板上有4个pmod接口,连接pmod DA4导入相应的驱动ip:在官方github下载vivado-library.zip并解压创建项目后,在bd设计面板中右键选择ip setting,在ip—repository中找到自己下载的驱动ip文件夹导入由于用到了Pmod模块,因此要添加DDR3,否则系统内存会不够用...原创 2020-12-28 15:06:20 · 1593 阅读 · 0 评论 -
FPGA开发笔记(四)microblaze中添加中断设计
两种中断方式:按键中断(添加buttun按键)和串口中断(添加UART)新建工程—选择arty a7开发板—创建BD设计—根据需求选择是否添加DDR3和QSPI Flash—添加microblaze—添加系统时钟—添加buttun按键—添加UART—点击run block automation,选择local memory—勾选中断控制器interrupt controller双击中断控制器连接的contact模块,可以修改中断连接数量(最多32),本次使用2个双击打开gpio模块,勾选enable原创 2021-01-06 14:39:55 · 76 阅读 · 1 评论 -
FPGA开发笔记(三)外部DDR3添加与QSPI Flash烧写
之前系统microblaze使用的是本地存储BRAM,空间有限,因此添加外部存储系统DDR3QSPI Flash将程序固化到开发板上,使开发板每次重启时自动烧写程序,新建工程—选择arty a7开发板—创建BD设计—添加系统时钟系统时钟修改添加DDR3,即mig_7series(MIG IP)在arty a7用户开发手册中找到DDR3的表格,找到recommended input clock period,对应的value为166.667MHZ,即给mig_7series的系统时钟sys_clk分原创 2020-12-30 22:05:59 · 1724 阅读 · 2 评论 -
FPGA开发笔记(二)利用官方的驱动来进行Xilinx SDK的开发_SDK的开发技巧
在Xilinx SDK中打开项目_bsp文件,找到system.mss打开,例如GPIO,导入案例import example,选择标准的GPIO例程打开例程src文件中的.c文件就能看到官方提供的代码,可以在此基础上进行修改如果需要添加其他的模块,例如DDR3、Pmod模块等,也是按照此步骤先找到官方的驱动、工程文件,再自行修改设计以下是example.c文件代码说明在这里插入代码片...原创 2020-12-25 11:10:43 · 44 阅读 · 1 评论 -
FPGA开发笔记(一)vivado2019.2_MicroBlaze_ArtyA735t开发流程_SDK_VITIS
arty a7是基于Artix-7 FPGA设计的开发平台,具有丰富的Pmod接口,扩展性较强,搭建microblaze软核易于开发Arty A7开发板基本外设:LED灯、UART串口、KEY按键、SW拨码开关以下是官网提供的资料链接:arty a7开发板资料Pmod DA4资料vivado安装说明board files添加基于microblaze的vivado开发流程以下是在vivado2017.4_MicroBlaze_ArtyA735t上的开发流程新建工程注:路径不要有中文名,电原创 2020-12-30 22:06:15 · 2700 阅读 · 0 评论 -
vivado激活
打开vivado license managerobtain licenseget free,,,,licenseconnect now打开网页后登录账号,.lic文件会发送到邮箱,也可以点击下方链接下载vivado激活文件xinlix.lic选择load license,copy license,选中xinlix.lic文件添加后在manage license search paths可以看到有效期到2021年12月...原创 2020-12-25 10:09:35 · 113 阅读 · 0 评论