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Verilog HDL
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仰望星空的小马可
通过技术的学习来实现自己的价值
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第二章Verilog HDL基础知识
空白符包括空格符(lb)、制表符(\t )、换行符和换页符。在编译和综合时,空白符被忽略。2.1.2 注释符(1)单行注释:以“//”开始,Verilog HDL忽略从此处到行尾的内容。(2) 多行注释:多行注释以" /* "开始,到 " */ "结束,Verilog HDL忽略其中的注释内容。在Verilog HDL中标识符( ldentifier)被用来命名信号名、模块名、参数名等,它可以是任意一组字母、数字、$符号和_(下划线)符号的组合。应该注意的是标识符的字母区分大小写,并且第一个字符必须原创 2022-07-04 22:25:35 · 1811 阅读 · 0 评论 -
第一章 VerilogHDL数字集成电路设计方法概述
两种HDL具有较多的共同特点:(1)能形式化地抽象表示电路的行为和结构;(2)支持逻辑设计中层次与范围的描述;(3)可借用高级语言的精巧结构来简化电路行为的描述,具有电路仿真与验证机制,以保证设计的正确性;(4)支持电路描述由高层到底层的综合转换;(5)硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去);(6)便于文档管理;(7)易于理解和设计重用。Verilog HDL 的语法结构和设计方式灵活,初学者对语言掌握的难度较小,设计也较容易进行综合和验证。但是由于设计代码风格的原创 2022-07-04 21:00:28 · 724 阅读 · 0 评论