第一章 VerilogHDL数字集成电路设计方法概述

一、集成电路发展三阶段

1. 第一次变革是在上世纪70年代:以加工制造为主导的IC ( IntegratedCircuit）产业发展的初级阶段，主流产品是简单微处理器（MicroProcessor Unit,MPU)、存储器以及标准通用逻辑电路。
2. 第二次变革是在上世纪80年代:是标准工艺加工线（Foundry）公司与IC设计公司共同发展的阶段，主流产品是MPU、微控制器(MicroControl Unit, MCU）及专用IC (Application-Specific IC, ASIC)。
3. 第三次变革是在上世纪90年代:IC产业的“四业"开始分离，功能强大的通用型中央处理器（Central Processing Unit，CPU）和信号处理器（Digital Signal Processing，DSP）成为产业新的增长点。
   ·第四次变革正在进行:IC产业开始以Fundry为主导，IP的使用广泛。

二、 硬件描述语言

1. 主要HDL语言:Gateway Design Automation公司的Verilog HDL;美国国防高级计划研究局(DARPA）设计的VHDL，美国国防部的基于面向对象的OO VHDL，美国杜克大学的DE VHDL，美国电气和电子工程师协会支持的VITAL等。
2. 目前Verilog HDL和VHDL语言是目前主要的两种HDL语言，并分别在1995年和1987年被采纳为EEE国际标准，广泛用于数字集成电路的设计和验证领域。

三、Verilog HDL 和 VHDL

两种HDL具有较多的共同特点：
(1)能形式化地抽象表示电路的行为和结构;
(2)支持逻辑设计中层次与范围的描述;
(3)可借用高级语言的精巧结构来简化电路行为的描述，具有电路仿真与验证机制，以保证设计的正确性;
(4)支持电路描述由高层到底层的综合转换;
(5）硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去);
(6)便于文档管理;
(7)易于理解和设计重用。
Verilog HDL 的语法结构和设计方式灵活，初学者对语言掌握的难度较小，设计也较容易进行综合和验证。但是由于设计代码风格的多样性，当数字电路规模较大时，代码的管理和系统设计难度较大。
Verilog HDL 可以描述系统级(System)、算法级(Algorithm)、寄存器传输级(RTL)、门级(Gate)和开关级(Switch)电路，而VHDL则不具备开关级电路描述能力。在 FPGA和 CPLD等用户可配置数字电路的设计中，由于最小可配置电路是门级电路，没有开关级可配置电路，因此两种语言的设计能力相当。但是在专用数字集成电路设计和开关级描述方面，Verilog HDL 的设计范围比VHDL 略大一些。

四、功能模块的可重用性

(1)“软核”(Soft Core）一般是指经过功能验证、5000门以上的可综合Verilog HDL或VHDL模型;
(2)“固核”(Firm Core）通常是指在ASIC和FPGA器件上，经过综合验证、大于5000门以上的电路网表文件;
(3)“硬核”(Hard Core）通常是指在ASIC器件上，经过验证正确的、大于5000门以上的电路结构版图掩模。

五、Verilog HDL 数字集成电路设计流程中作用

六、IP核

IP核是具有知识产权核的集成电路芯核的总称，是经过反复验证的、具有特定功能的宏模块，且该模块与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SoC阶段，向用户提供P核服务已经成为可编程逻辑器件提供商的重要任务。在SoC芯片的设计生产过程中，芯片的生产厂家只需根据设计需要购入相应功能的IP核，再将这些P核按照设计要求进行组合，即可完成所需特定功能的设计，如图1.7-1所示。这样可以大大减少设计人力的投入并降低风险，缩短设计周期，确保产品质量。