前言:
咱们都知道FPGA的启动方式有很多种,比如JTAG、SPI,BPI,SeletMAP,Serial等等吧,又分为主从即Master和Slave(时钟由FPGA的管脚发出,专用的CCLK信号为主,否则为从,有的配置有辅助时钟EMCCLK,它由外部的晶振提供,从FPGA的EMCCLK输入,经过专用的逻辑,再从CCLK管脚输出给想用的器件,),那么问题来了,配置失败怎么办呢??????????????看DONE管脚呀,你已经失败了 ,一般情况下DONE管脚是低电平,另寻途径了 只有。。。。。。
只有。。。。
只有一个办法,厂家已经给你想好了 看状态寄存器(相应手册的),它可以很快的辅助你找到配置失败的原因,不管你是哪个系列的或者使用的是ISE也好,Vivado也罢,Xilinx FPGA的状态字,在它的所有系列器件当中,关于状态位的定义基本保持一直,但是也有一些细微的差别,建议看相应系列的数据手册,比如我所要调试的时V-7,我查看Ug470