DDR动态内存芯片 高速PCB布局布线参考

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DDR动态内存芯片 高速PCB布局布线参考
本文以TI的Arm335x为例
首先要确定核心板的尺寸的大小，当然是越大越好布局布线。然后开始确定PCB层叠结构，当然也是层数越多越好搞，性能也越稳定，还有成本也越贵！
然后是机械定位孔，连接器的位置确定，后面就开始元件布局了。

元件布局要优先考虑整个电路的性能，市场很多电路板布局布线设计得很漂亮，有的还用元件排出一朵花来，走一根线用过孔穿来穿去，山路十八弯才连接到目标元件。这样做浪费了宝贵的布线空间，也大大降低了电路工作的稳定性。也许你会说：“”我就是这样搞的，我的电路已批量生产，很稳定，没什么事！”哪么劝你一句，现在没事不代表电路工作一年后没事，或者客户使用环境变化了，或者说某个物料短缺，或者想降成本，换了次一点的物料上去会没事，那个时候就只能是花高成本的维护费去填这个坑了。
所以，我画板子奉行的原则是：
1.保证板子性能稳定优先，成本次之，然后是生产工艺和后期维护的便利性，最后才考虑布局布线的美观性。
2.如何做好上面几点呢？关键联系的元件尽量挨近布局，关键连线尽量走短线，尽量不用过孔，线少拐弯，一层直线布到底，尽量的意思是没有最好，只有更好，你懂的。
3.好了，布局布线原则知道了，来聊聊DDR信号线长怎么布吧。
4.首先确定PCB层叠结构，我用的是四层板，顶层放元件，布低速信号线。2层布电源，同网络电源做块状敷铜，不要有分割。3层敷完整的一块电源地。底层走高速信号线。

布局前先计算DDR时钟线的最佳线长，线宽，计算方法为，确定DDR的工作时钟频率，根据频率算出最小脉宽，从而确定DDR线的最佳阻抗值，根据值去算出要用的线的。。。根据线长确定CPU与DDR的距离后完成布局。
DDR布线要求
1.所有信号连线过孔数量都是两个，都是从顶层到底层，线宽都要一样，走线方向要一致，平行走线不得有交叉，弯线平滑处理，不得有直角，锐角，线距为线宽两倍。
2.要求等长差分走线的必须先布好，如时钟线。
3.以时钟线长度为基准，等长布其它信号线。

忽略电源,地网络.

DDR2可以分为以下三类:

1,差分时钟信号:CLK_N,CLK_P

2,数据线DQ0~DQ15,数据掩码信号DQM0,DQM1,数据选通信号DQS*_N,DQS*_P

3,地址线/控制线:除数据,时钟外的其他信号,如A0_{A12,WE,CS,BA0}2,CKE等等

可以设置为以下几个class规则:

1,DATA_L_BUS：Q0~DQ7,DQM0,DQS0_N,DQS0_P

2,DATA_H_BUS：Q8~DQ15,DQM1,DQS1_N,DQS1_P

3,ADDR_BUS:除数据线外的其他信号

4,CLK_DIFF: CLK_N,CLK_P

等长设计:

1,所有信号线参考差分时钟的长度作等长

1,DATA_L_BUS共11根走在同层,与差分时钟的长度误差25mil

2,DATA_H_BUS共11根走在同层,与差分时钟的长度误差25mil

3,ADDR_BUS:与差分时钟的长度误差200~300mil

其他要求：

1,特性阻抗: 单端 50欧,差分100欧

2,完整的参照平面

3,VREF电容要靠近相关的电源管脚,线宽尽量在40mil以上

4,信号线不能跨分割.

5,DDR2走线区域不允许有其他信号穿过.

6,去耦电容要靠近相关ＩＣ的电源管脚

7,尽量采用多层板