DDR2信号分类及等长设计

忽略电源,地网络.

DDR2可以分为以下三类:

1,差分时钟信号:CLK_N,CLK_P

2 ,数据线DQ0~DQ15,数据掩码信号DQM0,DQ M1,数 据选通信号DQS*_N,DQS*_P

3, 地址线 /控制线:除数据,时钟外的其他信号,如A0~A12,WE,CS,BA0~ 2,CKE等 等

可以设置为以下几个class规则:

1,DATA_L_BUS：Q0~DQ7,DQM0,DQS0_N,DQS0 _P

2,DATA_H_BUS：Q8~DQ15,DQM1,DQS1_N,DQ S1_ P

3,ADDR_BUS:除数据线外的其他信号

4,CLK_DIFF: CLK_N,CLK_P

等长设计:

1,所有信号线参考差分时钟的长度作等长

1,DATA_L_BUS共11根走在同层,与差分时钟的长度误差25 mil

2,DATA_H_BUS共11根走在同层,与差 分时钟的长度误差25mil

3,ADDR_BUS:与差分时钟的长度误差200~300mil

其他要求：

1,特性阻抗: 单端 50欧,差分100欧

2,完整的参照平面

3,VREF电容要靠近相关的电源管脚,线宽尽量在40mil以 上

4,信号线不能跨分割.

5,DDR2走线区域不允许有其他信号穿过.

6,去耦电容要靠近相关ＩＣ的电源管脚

7,尽量采用多层板