lesson2 ----------------------------- 超快速进位加法器设计

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这篇博客介绍了超快速进位加法器的设计,采用4级网络结构来减少进位链延迟和不稳定性。核心部分包括PG4模块、Chain模块和MUX4模块,分别负责进位信号产生、曼彻斯特进位链和加法结果选择。文章重点讨论了如何平衡延迟和稳定性,并展示了PG模块的详细电路。性能测试显示最大延迟仅为303p,SUM延迟为86.4p,主要延迟发生在CARRY位。作者鼓励读者留言交流。
摘要由CSDN通过智能技术生成

 

整体原理图如图所示

 

考虑到进位链过长反而容易产生不稳定时序。延迟也比较大,本次采用4级网络设计,进位链的结构只有4级。

如图所示,A B为加法器的输入信号,S为加法器的输出信号,其中S[16]是加法器进位输出。

 

其中PG4模块为进位传播信号P和进位产生信号G的产生模块。和每一级的进位无关。

Chain模块为曼彻斯特进位链进位信号产生模块,其输入为上文所提到的P和G信号,输出为该级别的进位输出信号。

 

MUX4模块为选择加法结果功能模块,其输入为上文所提到的P和G信号,以及由曼彻斯特进位链产生的进位信号,其输出为该级别所对应的加法结果输出信号。

 

 

如下为PG模块组成电路。由四个相同的PG模块构成。

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