verilog
longwaytogo2015
这个作者很懒,什么都没留下…
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Veriog 学习小白笔记(二)
verilog HDL初学小白笔记书目:verilog HDL 数字设计与综合第二版 夏宇闻第四章一、模块1、模块有五个部分组成:变量声明、数据流语句、低层模块实例、行为语句块、任务与函数2、数据流语句:assign 行为语句块:initial3.除module endmodule以及模块名必须有、其余组成部分可选择使用二、端口1、输入端口input、输出端口output、输入输出...原创 2018-10-04 19:07:10 · 392 阅读 · 0 评论 -
Verilog学习小白笔记(一)
verilog初学小白笔记,持续更新2018.10.13书目:verilog HDL数字设计与综合第二版 夏宇闻第一章一、设计流程设计要求、行为描述、rtl级描述、功能验证与测试、逻辑综合/时序测试门级网表、逻辑验证与测试、版图规划自动布局布线、物理版图、版图验证第二章一、层次建模自上而下和自下而上相结合进行设计二、模块module<模块名>(<模块端口列表...原创 2018-10-04 13:02:48 · 704 阅读 · 0 评论 -
quartus ii 门级延迟仿真
2018.10.05书目:Verilog HDL数字设计与综合第二版 夏宇闻门延迟1、上升下降与关断延迟2、上升延迟:门的输入发生变化,从0,x,z变化到1所需要的时间3、下降延时:门的输出从1,x,z变化为0所需时间4、关断延迟为输出0,1,x变为z所需时间5、如果值变化到x,则所需时间为以上延迟中最小的那个6、and #(delay_time)a1(out,i1,i2) ...原创 2018-10-05 09:57:27 · 4458 阅读 · 0 评论 -
Verilog 学习小白笔记(三)
Verilog HDL初学小白笔记书目:verilog HDL数字设计与综合第二版 夏宇闻第六章一、连续赋值语句1、用于对线网进行赋值,关键词为assign2、连续赋值语句坐直必须是一个标量或线网,或是二者的拼接3、连续赋值语句总是处在激活状态,只要任意一个操作数发生变化则表达式就重新计算并赋给左值4、操作数可以是线网或者寄存器,也可以是函数调用5、赋值延迟用于控制对线网赋予新值的...原创 2018-10-05 10:46:09 · 424 阅读 · 0 评论 -
Verilog学习小白笔记(四)
2018.10.06书目:verilog HDL数字设计与综合第二版 夏宇闻第七章一、结构化过程语句1、initial语句:在整个仿真过程中只执行一次,如果一个模块包含若干initial则他们并行从仿真时刻0执行2、initial语句由begin开始end结束,如果只有一条语句可不使用begin和end3、always语句:从仿真0顺序执行其中的语句,最后一条执行完后再从第一条执行,循...原创 2018-10-06 09:52:31 · 548 阅读 · 0 评论 -
Verilog学习小白笔记(五)
verilog学习书目:verilog HDL 数字设计与综合第二版夏宇闻第八章一、函数(function)1、函数能够调用另一个函数,但不能调用另一个任务2、函数总是在仿真时刻0就开始执行3、函数一定不能包含任何延迟、事件或者时序控制生命语句4、函数至少有一个输入变量,可以有多个输入变量5、函数只能有一个返回值,函数不能有输出(output)或者双向(inout)变量6、ver...原创 2018-10-08 21:19:20 · 1565 阅读 · 0 评论 -
Verilog 学习小白笔记(六)
第十章一、延迟:分布延迟、集总延迟和引脚到引脚的延迟1、分布延迟是在每个独立元件的基础上进行定义的:延迟赋给独立的门或者在单独的assign语句中指定延迟值2、集总延迟是在每个独立模块的基础上定义的二、路径延迟建模1、在模块的源(输入或输入输出)引脚和目标(输出或输入输出)引脚之间的延迟成为模块路径延迟2、利用specify和endspecify来给路径延迟赋值moudle M(ou...原创 2018-10-09 20:08:15 · 513 阅读 · 0 评论 -
Verilog 学习小白笔记(七)
十二章一、UDP基础知识1、UDP:User-Defined Primitive用户自定义原语,类似and、nand、or、xor等内置原语//UDP名和端口列表 primitive<udp_name>(<输出端口名>,(只允许一个输出端口) <输入端口名>); //端口说明语句 output<输出端口名>; input<输入端口...原创 2018-10-09 21:04:48 · 428 阅读 · 0 评论 -
Verilog学习小白笔记(八)
书目:Verilog数字设计与综合第二版 夏宇闻十四章一、逻辑综合1、逻辑综合是在标准单元库和特定的设计约束的基础上,把设计的高层次描述转化为优化的门级网表的过程二、verilog HDL综合1、目前都是在寄存器传输级层次使用硬件描述语言编写设计,再进行综合2、可进行逻辑综合的结构:端口,参数,模块定义,信号和变量,调用函数和任务,过程(不支持initial),过程块,数据流(不考...原创 2018-10-10 16:44:45 · 233 阅读 · 0 评论