Verilog学习小白笔记（八）

最新推荐文章于 2023-10-18 14:15:26 发布
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分类专栏： verilog
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版权

书目：Verilog数字设计与综合第二版 夏宇闻
十四章

一、逻辑综合
1、逻辑综合是在标准单元库和特定的设计约束的基础上，把设计的
高层次描述转化为优化的门级网表的过程

二、verilog HDL综合
1、目前都是在寄存器传输级层次使用硬件描述语言编写设计，再进行综合
2、可进行逻辑综合的结构：端口，参数，模块定义，信号和变量，调用
函数和任务，过程（不支持initial），过程块，数据流（不考虑延迟）
循环（while和forever）必须包含@（posedge clock）或@（negedge clock）
3、几乎所有的操作符都可以综合，除！==、===这种与x或z相关的综合中无意义
4、赋值语句为逻辑表达式转化为门级电路实现
5、算术运算使用全加器来实现
6、？操作符则会产生多路选择器
7、if_else、case 语句被转换成多路选择器
8、for循环可以用来产生级联的链式组合逻辑
9、always语句生成时序和组合逻辑
10、函数语句被综合成具有一个输出变量的组合模块

三、逻辑综合流程
1、RTL描述、翻译为未经优化的中间表示、逻辑优化、工艺映射和优化、优化的门级表示

四、逻辑综合建模技巧
1、Verilog编码风格
使用有意义的变量和信号名称
避免混合使用上升和下降沿触发的触发器
2、使用基本构造模块和使用连续赋值语句的对比：
前者对称可高效优化，不简洁，降低仿真器性能，
后者描述简洁但最后逻辑及结构不一定对称
3、调用多路选择器与if和case语句的对比
如果需要结构化实现最好使用前者，后者可能产生恒不可预期的随机逻辑
多路选择器更容易你控制，综合速度快，但依赖工艺，代码较长
4、使用圆括弧将逻辑组合起来，便于控制最终结构，增强可读性
5、使用算术操作符*，/,%与使用现有构造模块对比
前者对逻辑和面积的代价很大，但不依赖工艺且简明，自定义浪费时间且依赖工艺
6、注意多条赋值语句对同一个赋值语句赋值的情况
可能生成意料之外的电路，前面的赋值可能被忽略，最后一次起作用
7，显式地定义if和case语句：必须说明各种条件，否则可能产生电平敏感的锁存器
8、设计划分：水平划分、垂直划分、并行化设计结构（使用并行操作）

longwaytogo2015
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Verilog HDL 语法学习笔记
01-20 1759
Verilog HDL 语法学习笔记 今天给大侠带来Verilog HDL 语法学习笔记，话不多说，上货。 关于详细的VHDL语法以及Verilog HDL语法可参见往期文章。 一周掌握 FPGA VHDL Day 7 暨汇总篇 一周掌握FPGA Verilog HDL语法 汇总篇 一、Verilog HDL 简介 1.1 Verilog HDL 的历史 Verilog HDL 语 言 最 初 是 作为 Gateway Design Automation 公 司 （ Gateway..
FPGA学习笔记（二）Verilog语法初步学习(语法篇1)
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在FPGA设计里面，我们有多种设计方式，如原理图设计方式、编写描述语言〈代码〉等方式。一开始很多工程师对原理图设计方式很钟爱，这种输入方式能够很直观的看到电路结构并快速理解，但是随着电路设计规模的不断增加，逻辑电路设计也越来越复杂，这种设计方式已经越来越不满足实际的项目需求了.这个时候Verilog 语言就取而代之了,目前Verilog已经在FPGA开发/IC设计领域占据绝对的领导地位。
Verilog学习日记（1）——Verilog简介和设计方法
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06-04 1471
  Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。   Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。   Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。 文章目录1.1 Verilog 简介发展历史主要特性主
FPGA 学习之路：verilog学习第5天
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最近一直在出差，没时间学，这两天补上，之前的modelsim的仿真波形一直出不来，原来是没有写testbench中加入激励，百度网上的这块的仿真资料，终于用了两天把波形仿出来了，虽然是很简单的一个三个与门的综合，也算是又学习了一点点了。 接下来的学习计划是开始做一个LED的流水灯。也会把进展一起贴出来。 希望在3个月左右的时间，熟悉Quartus 和verilog。...
Verilog语法学习（1）
nimo观察者
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system verilog property assertionⅡ 包含function的断言
踩坑记录
05-14 1051
assertion 中插入 if/else： 注意分号使用，|-> |=> 和 if 的连接 property内部可以定义局部变量(C语言变量/数字电路类型变量)，和正常的程序一样 // if条件是个判断，if前有蕴含符 property p1; int cnt; // property内部可以定义局部变量，C语言变量 bit w; // reg[n:0]等数字电路类型 也可以 @(posedge clk) a |->
【Verilog教程】4.7Verilog 循环语句
高山
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DFT学习笔记-Verilog testbench语法扫盲
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学习Verilog基础语法，都是来自网上的文章（标明原文链接），配合实际项目分析学习代码。
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verilog中关于always语句嵌套task执行顺序和@（posedge clk）执行方式的问题
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FPGA学习笔记（八）同步/异步信号的打拍分析处理及亚稳态分析
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在学习FPGA串口通信的过程中，遇到了串口接收中打拍处理的问题，有的人打两拍，有的打三拍，于是决定分析一下到底打几拍才是最好的。提示：以下是本篇文章正文内容，下面案例可供参考。
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个人笔记
对Verilog 初学者比较有用的整理(转自它处)
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******************************************************************************************************************** *作者:Ian11122840 时间:2010-9-27 09:04 ...
桂林电子科技大学计算机Verilog快速入门笔记
资源摘要信息:"桂林电子科技大学计算机Verilog学习笔记" 知识点： 1. Verilog简介： Verilog是一种硬件描述语言（HDL），广泛应用于电子系统的设计和验证。它允许工程师通过代码来描述数字电路的结构和行为，从而...
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