uc-bar开源Chipyard使用笔记（ubuntu18虚拟机中）

下苦功夫

已于 2022-05-05 23:58:59 修改

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文章标签：单片机 python

于 2022-04-22 21:17:42 首次发布

本文链接：https://blog.csdn.net/weixin_41804312/article/details/124355213

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本文记录了在Ubuntu 18虚拟机中使用Chipyard框架的步骤，包括环境配置、编译RISC-V工具链、解决verilator编译问题等。遇到的问题包括编译工具链时的依赖缺失、内存不足、verilator版本过低等，并给出了相应的解决方案。此外，还介绍了编译生成Verilog代码和使用RISC-V指令集模拟器Spike进行仿真的过程。

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环境：vmware虚拟机16 pro，ubuntu18，sbt1.6.2，java11.0.14，scala 2.11.12

verilator 4.22, chisel

整体思路：

（1）先下载好各种包，最简单，也是最难的一步。多少人，在这一步从入门到放弃，包括我。

（2）编译risc-v工具链，为了后面仿真用，因为仿真需要将C或C++写得源程序转换为risc-v指令集平台的机器码（.riscv格式。同windows.exe和linux.elf性质一样），这样才能在FPGA verilog源代码进行仿真运行。如果只想生成verilog。也可以跳过编译工具链。很多人也死在了这里，明明可以直接verilog，却被toolchain弄的重新git clone，甚至404.

（3）verilotor 编译生成仿真用硬件入口程序，该入口是随硬件固化的，固化后可执行任意risc-v指令集的应用进程（.riscv）；

spike hello.riscv   ###无OS用spike模拟程序

spike pk hello.riscv   ###有pk操作系统,用spike模拟程序

./simulator-chipyard-XXXConfig ./test.riscv  #在verilator中用定制的SoC执行程序

（4）后面，取决于你想干啥，搞工程用主目录fpga文件夹，搞科研用verilator，搞艺术阅读scala

工程文件夹概览（慢慢消化）：

scripts/ubu_req.sh 为ubuntu所有需要安装的依赖；同文件夹下shell可以自己裁剪；tools文件夹为公用的数字电路verilog库&#