数字IC设计
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累就对了
水硕
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SV Interface and Program名字位宽完全相同modport@arbif.cb 等于@(posedge arbif.clk)仿真时间域vcs -R -sverilog bit_logic_operator.sv 1.sv 2.svProgrammingOPP Class...原创 2022-04-23 21:52:59 · 298 阅读 · 0 评论 -
AMBA总线
系统总线简介性能瓶颈:每次只能有一对Master和Slave进行通信AMBA2.0发展历史AHBAHB组成部分二级译码:根据地址的两块数据位来判断Slave例子:DMA步骤确认DMA状态,此时CPU作为Master,DMA作为Slave设置source和destination地址,以及数据大小AHB总线Master需要使用总线时先要向仲裁器Arbiter进行申请Master得到Arbiter许可后,仲裁其操作MUX选择将特定的Master进行输出原创 2021-12-14 21:01:10 · 980 阅读 · 0 评论 -
MCU项目芯片介绍
芯片IP模拟IP:处理模拟信号的模块如ADC模块Design ware IP:Synopsys提供的成熟的IP,降低风险Soft IP:verilog代码软核只提供代码,不提供物理工艺硬核经过了DRC(Design Rule Check)设计规则检查,LVS验证(用来验证版图和逻辑图是否匹配)简介–系统功能32位ARM CPUBoot:启动程序DMA控制器(Direct memory access)SPI:串口简介-外部接口架构灰色部分是模拟的...原创 2021-12-13 13:05:59 · 3270 阅读 · 1 评论 -
SpyGlass CDC 检查
SpyGlass的作用SpyGlass lint的检查语法检查CDCLow Power检查约束检查DFTSpyGlass CDC的检查CDC setupCDC setup checkCDC structural verificationCDC functional verificationSpyGlass 问题、目标、规则原创 2021-12-11 21:10:56 · 980 阅读 · 0 评论 -
CDC设计实例
Mux sync门控单元:clock gating动态的时钟切换:glith free clock switchmux syncenable信号同步两拍,以保证信号的稳定。信号不打拍。enable信号到时,把信号同步过去。ICG:Integrate Clock Gating Cell减少时钟功耗,clock和data的跳变的功耗叫做dynamic power,当数据不变时,需要将clock停住(gating),以减少功耗,可以用AND和OR gate,前者时0是enable,后者是1是e.原创 2021-11-30 22:14:32 · 676 阅读 · 1 评论 -
同步和异步FIFO
FiFo外部是没有地址的,外部端口只负责读写,内部RAM有地址FIFO可以在一边读,一边写,两边读写速度可不一样,RAM中的控件可以重复利用,某个数据位读走后,可再存入新的数据。两边速度不同的情况下,RAM的空间和两边读写速度满足一定的公式就可随意读写FIFO中的RAM设计module dp_ram #(parameter DLY = 1, RAM_WIDTH = 8, RA.原创 2021-11-28 12:54:26 · 2336 阅读 · 0 评论 -
有限状态机
自动饮料机Moore型状态机Moore:输出只与当前状态有关,与输入没有关系代码(三段式)`timescale 10ns/1nsmodule drink_status_moore( input clk, input reset, input half, input one, output out, output cout); parameter [2:0] S0 = 3'b000,原创 2021-11-27 19:42:10 · 156 阅读 · 0 评论