Verilog知识篇
小智5287
早睡早起,好好学习。
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Verilog中模块例化的方式
【代码】Verilog中模块例化的方式。原创 2023-09-20 20:18:55 · 205 阅读 · 0 评论 -
Verilog中的一些概念
在一个模块中引用另一个模块,对其端口进行相关连接,叫做模块例化。原创 2023-09-20 19:54:01 · 24 阅读 · 0 评论 -
Verilog中什么是断言?
断言就是在我们的程序中插入一句代码,这句代码只有仿真的时候才会生效,这段代码的作用是帮助我们判断某个条件是否满足(例如某个数据是否超出了范围),如果条件不满足(数据超出了范围),就会报错。,如果data<=10条件不满足的时候,会生成一个错误消息“Data exceeds maximum value”。原创 2023-09-20 19:32:32 · 829 阅读 · 0 评论