#DDR
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zan_
数字IC前端设计工程师
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xilinx 7系列----ddr3(2)
读写时序：(1)命令路径：写命令路径：1-77：上面是dq=8bit;BL=8表示8突发；那么每次最多只能写64bit------->app_wdf_data(64bit);一个时钟写一个64bit。说明这每写入一次，既是第一个数据也是最后一个数据------>所以app_wdf_end每写一个就拉高一次。4：1的含义是传输速率的比值关系：64bit,BL=8,ddr(双沿)只需要4个时钟周期，而64bit(app_wdf_data)用户只用1个时钟写数据(写入ddr3的时钟ddr原创 2020-06-18 17:35:39 · 785 阅读 · 0 评论 -
Xilinx-- 7系列--DDR3（1）
1调取IP核：使用软件：vivado2018.2首先在IP Catalog中搜MIG，调出DDR IP核2.自建仿真（1）将IP核例化到ddr_drivemodule ddr3_drive( //system signals input sys_clk_p , input sys_clk_n , input s_rst_n , //DDR3 Interference原创 2020-06-18 00:13:33 · 1165 阅读 · 0 评论