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项目场景：PYNQ架构下，xilinx Block Memory Generator IP的使用问题描述：Mode：BRAM controller，该模式下无法配置BRAM的位宽和深度。使用MMIO接口给BRAM传递数据，虽然numpy支持int64，但是一个节拍MMIO只能传递一个int32 的数据。 原因分析：调用xilinx的Block memory generator IP，当这个IP的mode为BRAM controller模式时，该BRAM的位宽是由前面的BRAM con
2021-03-20 17:55:28
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原创 GitHub的高效搜索
GitHub高效搜索转载自简书：https://www.jianshu.com/p/7c2ea9c82030在搜索框中不要直接输入检索内容，而是按”特征+检索内容“来搜索，筛选出符合自己要求的优秀项目。当用到两个搜索特征时，以空格隔开。GitHub搜索常用特征in:name example 名字中有"example"in:readme example readme中有"example"in:description example 描述中有"example"st
2020-06-23 22:26:07
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原创 FPGA学习：快速编写约束文件
如何快速编写约束文件对于FPGA的初学者，在编写约束文件的管脚约束时，编写习惯为对照原理图来寻找引脚编号，然后一一编写入.xdc文件（Vivado约束文件格式）中，或者在GUI（图形化操作界面）中使用edit timing constraints，这两种做法都费时费力。如何快速编写管脚约束呢？其实我们可以直接在官网上找到对应的开发板，在其资料库中下载XDC FILE，在里面找到自己需要的部分，改动后复制到自己的.xdc文件中即可。例如PYNQ-Z1的约束文件下载地址：http://www.digilen
2020-06-22 21:59:11
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原创 FPGA学习：调用BMG
Xilinx：vivado调用Simple Dual Port RAM所遇问题信号input [0:0] wea;的含义：一位线网类型（单Bit），wea为A口的wirte enable信号input ena;的含义：标量线网，clka的使能信号
2020-06-16 20:54:11
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Verilog学习资料.rar
2020-06-23
空空如也
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