UVM实战卷I学习笔记3——UVM的终极大作：sequence

最新推荐文章于 2022-11-15 11:55:58 发布

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1、加入sequencer

sequence机制用于产生激励，前面例子中的激励都是在driver中产生，但在规范化的UVM验证平台中，driver应只负责驱动transaction而不负责产生transaction（单一职责原则）
equence机制有两大组成部分：sequence和sequencer。一个sequencer的定义如下：sequencer的定义非常简单，派生自uvm_sequencer，并使用uvm_component_utils宏注册到factory中。uvm_sequencer是一个参数化的类，其参数是my_transaction，即此sequencer产生的transaction的类型。

class my_sequencer extends uvm_sequencer #(my_transaction);
	function new(string name, uvm_component parent);
		super.new(name, parent);
	endfunction
	`uvm_component_utils(my_sequencer)
endclass

对于driver，在定义时应指明要驱动的transaction类型，例如：class my_driver extends uvm_driver#(my_transaction); 这样的好处是可直接使用uvm_driver中的某些预先定义好的成员变量，如uvm_driver中有成员变量req，它的类型就是传递给uvm_driver的参数，可直接使用req：

task my_driver::main_phase(uvm_phase phase);
	phase.raise_objection(this);
	vif.data <= 8'b0;
	vif.valid <= 1'b0;
	while(!vif.rst_n)
		@(posedge vif.clk);
	for(int i = 0; i < 2; i++) begin
		req = new("req");
		assert(req.randomize() with {pload.size === 200});
		drive_one_pkt(req);
	end
	repeat(5) @(posedge vif.clk);
	phase.drop_objection(this);
endtask //注意此处依然是在driver中产生激励

在完成sequencer的定义后，由于sequencer与driver的关系非常密切，因此要把其加入agent中：

class my_agent extends uvm_agent;
	my_sequencer sqr;
	my_driver drv;
	my_monitor mon;
	uvm_analysis_port #(my_transaction) ap;
	...
endclass
function void my_agent::build_phase(uvm_phase phase);
	super.build_phase(phase);
	if(is_active == UVM_ACTIVE) begin
		sqr = my_sequencer::type_id::create("sqr", this);
		drv = my_driver::type_id::create("drv", this);
	end
	mon = my_monitor::type_id::create("mon", this);
endfunction
function void my_agent::connect_phase(uvm_phase phase);
	super.connect_phase(phase);
	ap = mon.ap;
endfunction

2、sequence机制

在加入sequencer后，整个UVM树的结构如图所示：
在这里插入图片描述
在验证平台框图中可以发现找不到sequence的位置，sequence处于一个比较特殊的位置，如图所示：

sequence不属于验证平台的任何一部分，但它与sequencer之间有密切联系，只有在sequencer帮助下，sequence产生出的transaction才能最终送给driver；同样，sequencer只有在sequence出现的情况下才能体现其价值，如果没有sequence，sequencer就几乎没有任何作用。
sequence就像是一个弹夹，里面的子弹是transaction，而sequencer是一把枪。弹夹只有放入枪中才有意义，枪只有在放入弹夹后才能发挥威力。
sequence与sequencer有显著的区别：sequencer是uvm_component类，sequence是uvm_object类。与my_transaction一样，sequence也有其生命周期。它的生命周期比my_transaction要更长一些，其内的transaction全部发送完毕后它的生命周期就结束了。因此，sequence应该使用uvm_object_utils宏注册到factory中：

class my_sequence extends uvm_sequence #(my_transaction);
	my_transaction m_trans;
	function new(string name = "my_sequence");
		super.new(name);
	endfunction
	virtual task body();
		repeat (10) begin
			`uvm_do(m_trans)
		end
		#1000;
	endtask
	`uvm_object_utils(my_sequence)
endclass

每个sequence都应派生自uvm_sequence，在定义时指定要产生的transaction的类型，每个sequence都有一个body任务，当sequence启动后会自动执行body中的代码。
在上例中用到了宏uvm_do，它用于：①创建一个my_transaction的实例m_trans；②将其随机化；③最终将其发送给sequencer。如果不使用uvm_do宏，也可直接使用start_item与finish_item的方式产生transaction。
sequence在向sequencer发送transaction前要先向它发送请求，sequencer会把请求放在一个仲裁队列中。作为sequencer需做两件事情：第一，检测仲裁队列里是否有某个sequence发送transaction的请求；第二，检测driver是否申请transaction。
如果仲裁队列中有发送请求，同时driver也在向sequencer申请新的transaction，那么将会同意发送请求， sequence产生transaction并交给sequencer，最终driver获得这个transaction。
driver如何向sequencer申请transaction：在uvm_driver中有成员变量seq_item_port和在uvm_sequencer中有成员变量seq_item_export，两者建立了一个通道，它传递的transaction类型就是定义my_sequencer和my_driver时指定的transaction类型，这里不需要显式指定“通道”的类型，UVM已经做好了。在my_agent中使用connect函数把两者联系在一起：

function void my_agent::connect_phase(uvm_phase phase);
	super.connect_phase(phase);
	if(is_active == UVM_ACTIVE) begin
		drv.seq_item_port.connect(sqr.seq_item_export);
	end
	ap = mon.ap;
endfunction

当把二者连接好之后，就可以在driver中通过get_next_item任务向sequencer申请新的transaction：

task my_driver::main_phase(uvm_phase phase);
	vif.data <= 8'b0;
	vif.valid <= 1'b0;
	while(!vif.rst_n);
		@(posedge vif.clk)
	while(!) begin //driver只负责驱动transaction，只要有transaction就驱动，所以必须是无限循环的形式
		seq_item_port.get_next_item(req); //通过get_next_item任务来得到一个新的req并驱动它
		drive_one_pkt(req);
		seq_item_port.item_done(); //驱动完成后调用item_done通知sequencer
	end
endtask

当driver使用get_next_item得到一个transaction时，sequencer也保留一份刚刚发送出的transaction。当出现sequencer发出了transaction，而driver并没有得到的情况时，sequencer会把保留的这份transaction再发送出去。
除get_next_item之外，还可使用try_next_item。get_next_item是阻塞的，它会一直等到有新的transaction才会返回；try_next_item则是非阻塞的，它尝试着询问sequencer是否有新的transaction，如果有，则得到此transaction，否则就直接返回。
try_next_item的行为更接近真实driver的行为：当有数据时就驱动数据，否则总线将一直处于空闲状态。
sequencer如何知道driver是否已经成功得到transaction：如果在下次调用get_next_item前， item_done被调用，那么sequencer就认为driver已经得到这个transaction，会把这个transaction删除。这其实是一种为了增加可靠性而使用的握手机制。
在sequence中向sequencer发送transaction是使用uvm_do宏，该宏产生transaction并交给sequencer，driver取走transaction后，uvm_do并不会立刻返回执行下一次的uvm_do宏，而是等待直到driver返回item_done信号。此时uvm_do宏才算执行完毕，返回后开始执行下一个uvm_do并产生新的transaction。
在实现driver后的问题是：sequence如何向sequencer中送出transaction？前面已经定义了sequence，只需要在某个component（如my_sequencer、 my_env）的main_phase中启动这个sequence即可。以在my_env中启动为例：

task my_env::main_phase(uvm_phase phase);
	my_sequence seq; //创建my_sequence实例seq
	phase.raise_objection(this);
	seq = my_sequence::type_id::create("seq");
	seq.start(i_agt.sqr);//调用start任务，其参数是sequencer指针，指明了才知道产生的transaction交给谁
	phase.drop_objection(this);//objection一般伴随着sequence，在sequence出现的地方才提起和撤销
objection
endtask

也可以在sequencer中启动sequence：

task my_sequencer::main_phase(uvm_phase phase);
	my_sequence seq;
	phase.raise_objection(this);
	seq = my_sequence::type_id::create("seq");
	seq.start(this); //与上例的参数不同，这里是this
	phase.drop_objection(this);
endtask

使用try_next_item的driver的代码如下：

task my_driver::main_phase(uvm_phase phase);
	vif.data <= 8'b0;
	vif.valid <= 1'b0;
	while(!vif.rst_n)
		@(posedge vif.clk);
	while(1) begin
		seq_item_port.try_next_item(req);
		if(req == null)
			@(posedge vif.clk);
		else begin
			drive_one_pkt(req);
			seq_item_port.item_done();
		end
	end
endtask

3、default_sequence的使用

上面例子中，sequence是在my_env的main_phase中手工启动的，但在实际应用中使用最多的还是通过default_sequence的方式启动sequence。
使用default_sequence的方式非常简单，只需在某个component的build_phase中设置如下代码即可：

virtual function void build_phase(uvm_phase phase);
	super.build_phase(phase);
	...
	uvm_config_db#(uvm_object_wrapper)::set(this, "i_agt.sqr.main_phase", "default_sequence",
											my_sequence::type_id::get());
endfunction

这是在top_tb中通过config_db设置virtual interface后再一次用到config_db的功能。不同的是这里set函数的第一个参数由null变成了this，而第二个代表路径的参数则去除了uvm_test_top。事实上，第二个参数是相对于第一个参数的相对路径，由于上述代码是在my_env中，而my_env本身已经是uvm_test_top了，且第一个参数被设置为this，所以第二个参数中就不需要uvm_test_top了。在top_tb中设置virtual interface时由于top_tb不是一个类，无法使用this指针，所以设置set的第一个参数为null，第二个参数使用绝对路径uvm_test_top.xxx。
另外，在第二个路径参数中出现了main_phase。这是UVM在设置default_sequence时的要求。由于除了main_phase外，还存在其他任务phase，所以必须指定是哪个phase，从而使sequencer知道在哪个phase启动这个sequence。
set的第三、第四个参数，以及uvm_config_db#(uvm_object_wrapper)中为什么是uvm_object_wrapper而不是uvm_sequence或其他，则纯粹是由于UVM的规定，用户在使用时照做即可。
除了在my_env的build_phase中设置default_sequence外，还可以在其他地方设置，比如top_tb：

module top_tb;
...
initial begin
	uvm_config_db#(uvm_object_wrapper)::set(null, "uvm_test_top.i_agt.sqr.main_phase",
											"default_sequence", my_sequence::type_id::get());
end //注意第一个参数是null还有第二个参数加了uvm_test_top
endmodule

还可以在其他的component里设置，如my_agent的build_phase里：

function void my_agent::build_phase(uvm_phase phase);
	super.build_phase(phase);
	...
	uvm_config_db#(uvm_object_wrapper)::set(this, "sqr.main_phase", "default_sequence",
											my_sequence::type_id::get());
endfunction //注意第二个参数的设置

config_db通常都是成对出现。在top_tb中通过set设置virtual interface，而在driver或monitor中通过get函数得到virtual interface。但在这里不需要在sequencer中手工写一些get相关的代码，UVM已经做好了这些，无需再把时间花在这上面。
使用default_sequence启动sequence的方式取代了前面代码在sequencer的main_phase中手工启动sequence的相关语句，但新问题出现了：在前面代码启动sequence前后分别提起和撤销objection，此时使用default_sequence如何提起和撤销objection？
在uvm_sequence这个基类中，有一个变量名为starting_phase，它的类型是uvm_phase，sequencer在启动default_sequence时会自动做如下相关操作：

task my_sequencer::main_phase(uvm_phase phase);
...
	seq.starting_phase = phase;
	seq.start(this);
...
endtask

因此，可以在sequence中使用starting_phase进行提起和撤销objection：从而objection完全和sequence关联在一起，在其他任何地方都不必再设置objection。

class my_sequence extends uvm_sequence #(my_transaction);
	my_transaction m_trans;
...
	virtual task body();
		if(starting_phase != null)
			starting_phase.raise_objection(this);
		repeat(10) begin
			`uvm_do(m_trans)
		end
		#1000;
		if(starting_phase != null)
			starting_phase.drop_objection(this);
	endtask
	`uvm_object_utils(my_sequence)
endclass //UVM1.2优化了starting_phase的功能，其使用方式也有所变更

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UVM实战卷I学习笔记3——UVM的终极大作：sequence

掌握UVM的sequence的所有内容，也就掌握了UVM最重要的内容之一，也是验证攻城狮的必备秘籍之一。1、加入sequencersequence机制用于产生激励，前面例子中的激励都是在driver中产生，但在规范化的UVM验证平台中，driver应只负责驱动transaction而不负责产生transaction（单一职责原则）equence机制有两大组成部分：sequence和sequencer。一个sequencer的定义如下：sequencer的定义非常简单，派生自uvm_sequencer
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