fpga
哈理工菜鸡
这个作者很懒,什么都没留下…
展开
-
关于同步电路中,模块时间和信号时间顺序的一点小东西
关于FPGA同步电路中的一点小问题对于上图所示的电路图,在数电中,我们知道,来了以此CLK之后,B模块是根据A模块flag的上一次变化而确定led的输出的,也就是说,假如clk到来之前,flag是0,clk到来之后,flag是1,那么clk到来之后,led的状态是根据flag为0而确定的。当时在下是认为数电基础中的分离元器件速度较慢,clk传播速度远大于模块的运行速度,因此才会这样。在FPGA...原创 2019-07-24 12:59:14 · 329 阅读 · 0 评论 -
FPGA一种边沿检测的方法
//代码引用正点原子assign start_flag = uart_rxd_d1 & (~uart_rxd_d0); always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin uart_rxd_d0 <= 1'b0; uart_rxd_d...原创 2019-07-25 08:51:23 · 362 阅读 · 0 评论