【无标题】

FPGA含负数运算问题

源代码如下

reg add_dec=1’b1;
reg [6:0] cnt0=7’d0;
always@(posedge clk)begin
if(enable)begin
if(cnt0==7’d6)begin
if(ex_SpdRef[14]==1’b0)begin
if(ex_SpdRef_r<ex_SpdRef && add_dec)begin
ex_SpdRef_r <= ex_SpdRef_r + 1’b1;
end
else if(ex_SpdRef_r>ex_SpdRef && add_dec) begin
ex_SpdRef_r <= ex_SpdRef_r - 1’b1;
end
else begin
ex_SpdRef_r <= ex_SpdRef_r;
end
end
else if(ex_SpdRef[14]==1’b1)begin
if(ex_SpdRef_r>ex_SpdRef && add_dec)begin
ex_SpdRef_r <= ex_SpdRef_r - 1’b1;
end
else if(ex_SpdRef_r<ex_SpdRef && add_dec) begin
ex_SpdRef_r <= ex_SpdRef_r + 1’b1;
end
else begin
ex_SpdRef_r <= ex_SpdRef_r;
end
end
end
else begin
ex_SpdRef_r <= ex_SpdRef_r;
end
end
else begin
ex_SpdRef_r <= 15’d0;
end

end

always @(posedge clk)begin
if(ex_SpdRef[14])begin
ex_SpdRef_reg <= ~ex_SpdRef_r+1’b1 ;
end
else begin
ex_SpdRef_reg <= ex_SpdRef_r ;
end
end
always@(posedge clk)begin
if(ex_SpdRef_reg == ex_SpdRef)begin
add_dec <= 1’b0;
end
else begin
add_dec <= 1’b1;
end

end

modelsim仿真结果如下

目标值ex_spdref_reg =500;

目标值ex_spdref_reg = -500;

小结

Verilog是以补码进行运算，遇到负数时需要注意必坑。