MMU-550 Feature

MMU-500提供以下功能：
• 将地址虚拟化为基于ARM处理器的系统中的其他主设备和系统中的其他总线主设备。
• 支持以下转换：
— Stage 1.
— Stage 2.
— Stage 1 followed by stage 2.
• Programmable Quality of Service (QoS).
• 支持多达32个TBU的分布式转换支持。
• 支持32位到49位虚拟地址范围和48位物理地址范围的转换。
• 多个事务上下文可应用于特定流的地址转换。
— 支持最多128个可配置上下文和可编程页大小。MMU-500使用需要地址转换的主设备的输入流ID将每个上下文映射。
• 支持以下转换：
— 第一阶段ARMv7 VMSA。
— 第一阶段和第二阶段ARMv8 AArch32。
— 第一阶段和第二阶段ARMv8 AArch64，具有4KB和64KB的颗粒度。
— 第一阶段后跟第二阶段的转换。
• 没有页大小限制。支持除ARMv8架构定义的16KB页面颗粒外的所有页面大小。
• 使用编程的QoS值对来自不同TBU的PTW请求进行仲裁。
• 页表行走缓存，用于存储中间页表行走数据。
• TLB中的页表项缓存。
• 支持TLB Hit-Under-Miss（HUM）。
• 使用并行PTW的可配置PTW深度。
• 通过AMBA 4 DVM信号或寄存器编程进行TLB失效。
• 支持转换和保护检查，包括TrustZone®扩展支持。
• 故障处理、记录和信号传递，包括按需分页和对停滞模型的支持。
• 每个TBU支持一个用于连接需要地址转换的总线主设备的ACE-Lite AMBA从设备接口。请参阅第2-21页的AXI3和AXI4支持。
• 一个用于主设备事务或支持ACE-Lite和DVM的PTW的AMBA主设备接口。请参阅第2-21页的AXI3和AXI4支持。
• 用于编程的AXI4接口。
• TLB中的两级页表项缓存，分别是：
— Macro TLB.
— Micro TLB.
• 两级TLB和行走缓存RAM支持单位错误检测和错误检测时的失效。上下文消除多FIFO（MFIFO）RAM支持单位错误检测和纠正。
• 调试和性能监控事件。
• TCU核心可以以TCU外部接口时钟速度的一半运行。
• 预取缓冲区，用于预取下一个4K或64K叶页表项以减少延迟。
• 用于加速第一阶段后跟第二阶段转换的IPA2PA缓存。
• 每个TBU主设备接口支持256个未完成事务。
• 作为QoS方案的一部分支持优先级提升。