verilog FSM为什么要使用one hot去编码状态

verilog FSM为什么要使用one hot去编码状态

假设我们有四个状态A B C D:
编码规则1：

• A = 2’b00
• B = 2’b01
• C = 2’b10
• D = 2’b11

编码规则2：

• A = 4’b0001
• B = 4’b0010
• C = 4’b0100
• D = 4’b1000

假设存在如下状态转移关系

编码规则1

针对编码规则1，我们可以这样描述其状态转移关系：

module top_module(
    input in,
    input [1:0] state,
    o