FPGA
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FPGA入门
FPGA(Field-Programmable Gate Array),即现场可编程门阵列 FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。 现场可编程门阵列(FPGA)是可编...原创 2018-09-16 19:04:04 · 508 阅读 · 0 评论 -
FPGA锁存器作业代码总结
1、边沿触发与电平触发边沿触发:上升沿或下降沿触发,检测的式电平触发。电平触发原创 2019-03-21 15:09:14 · 1434 阅读 · 0 评论 -
https://www.cnblogs.com/ylsm-kb/p/9136383.html
数字设计https://www.cnblogs.com/ylsm-kb/p/9136383.html 一、关于组合逻辑竞争冒险:一个逻辑门的多个输入信号同时跳变(路径时延不同,使得状态改变的时刻有先有后)。这种现象叫做竞争,引起的结果称为冒险。消除毛刺(冒险):(1)增加冗余项;(2)加滤波电容;(3)加选通信号;注:在平常实践中,可以使用如下小细节:(1)输出加D触发器;(2)使用...转载 2019-03-20 22:33:02 · 2778 阅读 · 0 评论 -
FPGA 2级D 触发器
D触发器在时钟上升沿,D输入0,Q输出1在时钟上升沿,D输入1,Q输出0输出只在上升沿发生变化。一般的;module ex_module(input wire sclk,input wire rst_n,input wire [7:0] d,//声明模块时输入必须是wire变量,构件之间的物理连线input wire [7:0] q,//模块声明时输出可以是wire变量给,也可以...原创 2019-03-20 21:06:29 · 4100 阅读 · 0 评论 -
采样问题总结
比如一个100HZ的正弦波,我用300HZ的采样率去采样,那么根据香农定律是不是一秒钟就采集到300个点,因为这个波形是100HZ,所以这一秒钟内就有一百个波形经过,那么300个点平均到每个波形上就只有3个点了,也就是一个波形上采集3个点。对于FPGA中25M的时钟频率,115200波特率,每秒传送115200bits,中间没有分频,传一位的周期25000 000/115200=217...原创 2019-02-20 11:00:20 · 1087 阅读 · 0 评论 -
FPGA假期学习第一天总结1
assign赋值语句assign赋值语句定义的信号类型为wire型,always块下的信号定义为reg型。assign相当于连线,一般是将一个变量的值不间断的赋值给另一个变量,就如同直接连在一起一样,不间断赋值。verilog module中的并行理解initial always assign 都是并行执行的没有顺序先后只有连续赋值语句assign和实例引用可以独立于过程块存在与modu...原创 2019-01-27 11:49:53 · 162 阅读 · 0 评论 -
FPGA wire和reg区别总结
wire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接)。reg表示一定要有触发,输出才会反映输入的状态。reg相当于存储单元,wire相当于物理连线。reg表示一定要有触发,没有输入的时候可以保持原来的值,但不直接实际的硬件电路对应。两者的区别是:寄存器型数据保持最后一次的赋值,而线型数据需要持续的驱动。wire使用在连续赋值语句中,而reg使用在过程赋值语句(init...转载 2019-01-27 11:39:14 · 2084 阅读 · 0 评论 -
FPGA入门学习verliog语言二case
2、原创 2018-10-15 00:32:59 · 1453 阅读 · 0 评论 -
FPGA入门veriloig语言
打开quartus新建文件2345仿真结果原创 2018-10-12 21:23:54 · 1186 阅读 · 0 评论 -
FPGA
1、不熟悉FPGA的内部结构,不了解可编程逻辑器件的基本原理。 FPGA为什么是可以编程的?恐怕很多菜鸟不知道,他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛,肯定就是像写软件一样啦。软件编程的思想根深蒂固,看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读,一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的,不去了解FPGA...转载 2018-09-16 19:30:31 · 956 阅读 · 0 评论 -
FPGA SPI
module spi_ctrl(input wire sclk,//系统时钟input wire rst_n,input wire work_en,output wire spi_clk,output wire spi_sdi,output wire spi_csn,input wire spi_sdo);parameter IDLE = 5’b0_000...原创 2019-05-24 11:33:14 · 1195 阅读 · 0 评论