bufferedimage设置位深度_第三章 跨时钟域电路设计_ 异步FIFO空满信号生成机制与深度设计方法...

上一节讲过FIFO类似一个上下游中间用于缓冲的储水池,因此FIFO的设计对调节上下游的吞吐量平衡具有非常重要的作用,是多bit数据流跨时钟域传输解决方法之一。

https://zhuanlan.zhihu.com/p/344089790​zhuanlan.zhihu.com

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一、多bit数据流同步策略_异步FIFO

1、异步FIFO常见参数

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2、异步FIFO的总体结构

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异步FIFO结构图
  • 双端口SRAM:

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  • 满信号生成电路

通过判断写时钟域下,写指针和读指针的关系,然后实时生成满信号wfull以通知上游节点停止写操作

  • 空信号生成电路

通过判断读时钟域下,写指针和读指针的关系,然后实时生成空信号wfull以通知下游节点停止读操作

  • 空/满信号生成前提
    • 满信号:将读指针传递到写时钟
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