fpga期末考题库_FPGA试卷+答案+超详细解答

电子与信息学院

20

ＸＸ

.

Ｘ

.

考试试卷

(

含答题纸、试题纸、草稿纸的装订试卷不能分拆

)

试题区：

(试题区必须与答题区同时交回，

含答题纸、试题纸、草稿纸的装订试卷不能分拆

)

一、单项选择题：

(

20

分)

1

．

在

VHDL

语言中，下列对进程(

PROCESS

)语句的语句结构及语法规则的描述中，

不正确的是

___

C

___

。

A.

PROCESS

为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，

等待下一次进程启动。

B.

敏感信号参数表中，不一定要列出进程中使用的所有输入信号；

C.

进程由说明部分、结构体部分、和敏感信号三部分组成；

(

进程由声明语句、顺序语句、敏感信号列表组成

)

D.

当前进程中声明的变量不可用于其他进程。

2

．

在一个

VHDL

设计中

idata

是一个信号，

数据类型为

integer

，

数据范围

0

to

127

，

下面哪个赋值语句是正确的

___

C

___

。

(信号赋值符号

<=

)

A.

idata := 32;

B.

idata <= 16#A0#;

(

十进制数为

:10*16= 160

，

idata

范围为

0~127)

C.

idata <= 16#7#E1;

(十进制数为

:7*16^1= 112

)

D.

idata := B#1010#;