zynq linux打印乱码,使用vivado2019.2和petalinux 2019.2制作带无线wifi的ultra96v2

使用vivado2019.2和petalinux 2019.2制作带无线wifi的ultra96v2

使用vivado2019.2和petalinux 2019.2制作带无线wifi的ultra96v2的BSP软件包

目 录

一、使用vivado设计带wifi的ultra96v2硬件平台

二、使用vitis设计hello程序，验证平台

三、用户设备树：修改system-user.dtsi无线SD，增加有关virtIO的openamp.dtsi

四、u-boot：增加recipes-bsp/u-boot文件，platform.h指示装载kernel device tree位置和有关DHCP的bsp.cfg

五、用户应用：增加蓝牙无线recipes-bsp/ultra96-misc和wilc3000-fw

六、kernel：增加recipes-kernel文件，有关USB和SPI的 bsp.cfg，无线上电复位patch，直接配置有关APF和CMA的user.cfg

七、根文件模块：创建和编译led-brightness 和wilc模块

八、根文件配置：拷贝rootfs_config文件，直接配置根文件

九、根文件库：应用sds-lib创建、库拷贝、编译

十、第八步 根文件通配：网卡启动recipes-core, 鼠标键盘屏幕recipes-graphics和网络及启动配置recipes-utils

十一、根文件用户配置：直接增加上一步配置user-rootfsconfig和改变petalinuxbsp.conf

十二、启动Kernel panic分析解决

以下所有软件硬件代码均可从下面的网址下载：

xilinx petalinux2019.2开发的ultra96v2 BSP，含硬件设计和软件配置.docx-Linux代码类资源-CSDN下载

https://download.csdn.net/download/u010879745/12307621

一、 使用vivado设计带wifi的ultra96v2硬件平台

加AXI Interconnect、RST、GPIO、UART16650、BRAM IP模块并按照下图连接：

建立限制文件：

set_property PACKAGE_PIN B5 [get_ports BT_HCI_CTS]

set_property PACKAGE_PIN B7 [get_ports BT_HCI_RTS]

/# Fan control

/# Bank 65

set_property PACKAGE_PIN F4 [get_ports FAN_PWM]

set_property DRIVE 8 [get_ports FAN_PWM]

/# Low-speed expansion connector

/# Bank 65

set_property PACKAGE_PIN D7 [get_ports {HD_GPIO[0]}]

set_property PACKAGE_PIN F8 [get_ports {HD_GPIO[1]}]

set_property PACKAGE_PIN F7 [get_ports {HD_GPIO[2]}]

set_property PACKAGE_PIN G7 [get_ports {HD_GPIO[3]}]

set_property PACKAGE_PIN F6 [get_ports {HD_GPIO[4]}]

set_property PACKAGE_PIN G5 [get_ports {HD_GPIO[5]}]

set_property PACKAGE_PIN A6 [get_ports {HD_GPIO[6]}]

set_property PACKAGE_PIN A7 [get_ports {HD_GPIO[7]}]

set_property PACKAGE_PIN G6 [get_ports {HD_GPIO[8]}]

set_property PACKAGE_PIN E6 [get_ports {HD_GPIO[9]}]

set_property PACKAGE_PIN E5 [get_ports {HD_GPIO[10]}]

set_property PACKAGE_PIN D6 [get_ports {HD_GPIO[11]}]

set_property PACKAGE_PIN D5 [get_ports {HD_GPIO[12]}]

set_property PACKAGE_PIN C7 [get_ports {HD_GPIO[13]}]

set_property PACKAGE_PIN B6 [get_ports {HD_GPIO[14]}]

set_property PACKAGE_PIN C5 [get_ports {HD_GPIO[15]}]

/# Set the bank voltage for IO Bank 26 to 1.8V

set_property IOSTANDARD LVCMOS18 [get_ports -of_objects [get_iobanks 26]]

/# Set the bank voltage for IO Bank 65 to 1.2V

set_property IOSTANDARD LVCMOS12 [get_ports -of_objects [get_iobanks 65]]

导入项目：

编译运行：

二、 使用vitis设计hello程序，验证平台

打开vitis

选择第一步生成的硬件文件

改变BSP