![](https://img-blog.csdnimg.cn/20201014180756754.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
xilinx
文章平均质量分 59
FPGA小菜鸡.
有问题可私信
展开
-
Verilog实现线性反馈移位寄存器(LFSR)-带tap标志位
线性反馈移位寄存器(LFSR)文章目录线性反馈移位寄存器(LFSR)1. 题目介绍2. 代码解析1. 题目介绍线性反馈移位寄存器(LFSR)是通常带有几个XOR门来产生下一状态的移位寄存器。Galois LFSR是一个特殊的移位寄存器。其中带有"tap"位的位置与输出位XOR 产生下一个值没有"tap"位标志的正常移位。如果"tap"位置经过仔细选择后,LFSR将设置为最大长度。再重复之前LFSR的最大长度为2^n-1下图所示LFSR为在位置5和位置3包含"tap"位的5-bit最大长度LFS原创 2021-05-13 22:20:55 · 1782 阅读 · 0 评论 -
Verilog实现算术移位和逻辑移位
序列发生器和序列检测器提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录序列发生器和序列检测器1. 序列信号发生器2.读入数据总结1. 序列信号发生器代码如下(示例):2.读入数据代码如下(示例):data = pd.read_csv( 'https://labfile.oss.aliyuncs.com/courses/1283/adult.data.csv')print(data.head())该处使用的url网络请求的数据。总结提示:这里原创 2021-04-30 15:56:34 · 2914 阅读 · 0 评论 -
12小时制时钟设计Verilog代码-带am/pm转换
12小时制时钟设计Verilog代码-带am/pm转换文章目录12小时制时钟设计Verilog代码-带am/pm转换题目要求常规方法-if-else简便方法-例化子模块题目要求用计数器设计一个带am/pm的12小时时钟。该计数器通过一个clk进行计时,用ena使能信号来驱动时钟的递增;reset信号将时钟复位为12:00 am,信号pm为0代表am,为1代表pm;hh、mm和ss由两个BCD计数器构成,hours(01-12), minutes(00-59),second(00~59);R原创 2021-04-19 22:29:08 · 784 阅读 · 0 评论 -
4位BCD计数器Verillog简便代码-无需例化子模块
4位BCD计数器Verillog简便代码-无需例化子模块文章目录4位BCD计数器Verillog简便代码-无需例化子模块题目要求Verilog代码 - 不例化子模块Verilog代码 - 例化子模块题目要求设计一个4位BCD(二进制编码十进制)计数器。每个十进制数字使用4-bit来表示:q[3:0]是个位,q[7:4]是十位等。对于ena[3:1],该信号用来表示个位、十位和百位的进位。时序图如下图所示:Verilog代码 - 不例化子模块代码如下(示例):module top_module原创 2021-04-19 18:29:32 · 1238 阅读 · 0 评论 -
Xilinx FPGA 笔面试问答题详解 - 第二章 Verilog HDL 语言与 Vivado
第二章原创 2021-03-29 19:43:36 · 678 阅读 · 0 评论 -
Xilinx FPGA 笔面试问答题详解 - 第一章 FPGA基础及电路设计
第一章 FPGA基础及电路设计1. 描述FPGA是怎样的器件,其功能和应用是什么?FPGA (Field-Programmable Gate Array),即现场可编程门阵列,是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数量有限的缺点。应用广泛,现代测量仪器中(示波器,逻辑分析仪,频谱分析仪)采用FPGA将高速AD采集的数据进行处理和储存;信号发生设备也使用FP原创 2021-03-22 15:57:26 · 505 阅读 · 0 评论