Xilinx FPGA 笔面试问答题详解 - 第二章 Verilog HDL 语言与 Vivado

第二章 Verilog HDL 语言与 Vivado

笔记

1. T触发器

1. 对输入时钟信号进行2分频，等同于设计了一个T触发器；
   

2. wire型变量和reg型变量

2. wire主要起信号间连接作用，用以构成信号的传递或者形成组合逻辑。因为没有时序限制，wire的赋值语句通常和其他块语句并行执行；
3. wire不保存状态，它的值可以随时改变，不受时钟信号限制；reg型变量可以保存值，但是使用的存储设备是寄存器；
4. 除了可以在模块module内声明，所有模块的输入input 和输出output默认都是wire型的；
5. wire要使用assign语句进行赋值，且要在时序控制always块外进行赋值； reg型常用来表示always块内的指定信号，代表触发器，因为触发器只能在时钟的有效边沿改变值。

3. 可综合语句